Next step. Kill auto.c and failover.c and clean up Config.lb for
tyan/s2735 tyan/s2850 tyan/s2875 tyan/s2880 tyan/s2881 tyan/s2882 tyan/s2885 tyan/s2891 tyan/s2892 tyan/s2895 Abuild log is completely identical with and without the patch. Signed-off-by: Carl-Daniel Hailfinger <c-d.hailfinger.devel.2006@gmx.net> Acked-by: Stefan Reinauer <stepan@coresystems.de> Acked-by: Patrick Georgi <patrick.georgi@coresystems.de> git-svn-id: svn://svn.coreboot.org/coreboot/trunk@4050 2b7e53f0-3cfb-0310-b3e9-8179ed1497e1
This commit is contained in:
Carl-Daniel Hailfinger
Patrick Georgi
parent
aed1f925a6
commit
11f054a578
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@ -1,145 +0,0 @@
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#define ASSEMBLY 1
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#include <stdint.h>
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|
||||||
#include <device/pci_def.h>
|
|
||||||
#include <arch/io.h>
|
|
||||||
#include <device/pnp_def.h>
|
|
||||||
#include <arch/romcc_io.h>
|
|
||||||
#include <cpu/x86/lapic.h>
|
|
||||||
#include <arch/cpu.h>
|
|
||||||
#include <stdlib.h>
|
|
||||||
#include "option_table.h"
|
|
||||||
#include "pc80/mc146818rtc_early.c"
|
|
||||||
#include "pc80/serial.c"
|
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||||||
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#include "arch/i386/lib/console.c"
|
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||||||
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||||||
#include "ram/ramtest.c"
|
|
||||||
#include "southbridge/intel/i82801er/i82801er_early_smbus.c"
|
|
||||||
#include "northbridge/intel/e7501/raminit.h"
|
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||||||
#if 0
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||||||
#include "cpu/intel/model_f2x/apic_timer.c"
|
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||||||
#include "lib/delay.c"
|
|
||||||
#endif
|
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||||||
#include "cpu/x86/lapic/boot_cpu.c"
|
|
||||||
#include "northbridge/intel/e7501/debug.c"
|
|
||||||
#include "superio/winbond/w83627hf/w83627hf_early_serial.c"
|
|
||||||
#include "cpu/x86/mtrr/earlymtrr.c"
|
|
||||||
#include "cpu/x86/bist.h"
|
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||||||
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||||||
#define SERIAL_DEV PNP_DEV(0x2e, W83627HF_SP1)
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||||||
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||||||
static void hard_reset(void)
|
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||||||
{
|
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||||||
outb(0x0e, 0x0cf9);
|
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||||||
}
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||||||
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static void memreset_setup(void)
|
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||||||
{
|
|
||||||
}
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||||||
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static void memreset(int controllers, const struct mem_controller *ctrl)
|
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||||||
{
|
|
||||||
}
|
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||||||
|
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||||||
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||||||
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||||||
static inline void activate_spd_rom(const struct mem_controller *ctrl)
|
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||||||
{
|
|
||||||
/* nothing to do */
|
|
||||||
}
|
|
||||||
|
|
||||||
static inline int spd_read_byte(unsigned device, unsigned address)
|
|
||||||
{
|
|
||||||
return smbus_read_byte(device, address);
|
|
||||||
}
|
|
||||||
|
|
||||||
|
|
||||||
#include "northbridge/intel/e7501/raminit.c"
|
|
||||||
#include "northbridge/intel/e7501/reset_test.c"
|
|
||||||
#include "sdram/generic_sdram.c"
|
|
||||||
|
|
||||||
static void main(unsigned long bist)
|
|
||||||
{
|
|
||||||
static const struct mem_controller memctrl[] = {
|
|
||||||
{
|
|
||||||
.d0 = PCI_DEV(0, 0, 0),
|
|
||||||
.d0f1 = PCI_DEV(0, 0, 1),
|
|
||||||
.channel0 = { (0xa<<3)|0, (0xa<<3)|1, (0xa<<3)|2, 0 },
|
|
||||||
.channel1 = { (0xa<<3)|4, (0xa<<3)|5, (0xa<<3)|6, 0 },
|
|
||||||
},
|
|
||||||
};
|
|
||||||
|
|
||||||
if (bist == 0) {
|
|
||||||
/* Skip this if there was a built in self test failure */
|
|
||||||
early_mtrr_init();
|
|
||||||
enable_lapic();
|
|
||||||
// init_timer();
|
|
||||||
|
|
||||||
}
|
|
||||||
|
|
||||||
w83627hf_enable_serial(SERIAL_DEV, TTYS0_BASE);
|
|
||||||
uart_init();
|
|
||||||
console_init();
|
|
||||||
|
|
||||||
/* Halt if there was a built in self test failure */
|
|
||||||
// report_bist_failure(bist);
|
|
||||||
|
|
||||||
// setup_default_resource_map();
|
|
||||||
#if 0
|
|
||||||
print_pci_devices();
|
|
||||||
#endif
|
|
||||||
if(!bios_reset_detected()) {
|
|
||||||
enable_smbus();
|
|
||||||
#if 0
|
|
||||||
dump_spd_registers(&memctrl[0]);
|
|
||||||
// dump_smbus_registers();
|
|
||||||
#endif
|
|
||||||
|
|
||||||
memreset_setup();
|
|
||||||
sdram_initialize(ARRAY_SIZE(memctrl), memctrl);
|
|
||||||
}
|
|
||||||
#if 0
|
|
||||||
else {
|
|
||||||
/* clear memory 1meg */
|
|
||||||
__asm__ volatile(
|
|
||||||
"1: \n\t"
|
|
||||||
"movl %0, %%fs:(%1)\n\t"
|
|
||||||
"addl $4,%1\n\t"
|
|
||||||
"subl $4,%2\n\t"
|
|
||||||
"jnz 1b\n\t"
|
|
||||||
:
|
|
||||||
: "a" (0), "D" (0), "c" (1024*1024)
|
|
||||||
);
|
|
||||||
|
|
||||||
}
|
|
||||||
#endif
|
|
||||||
|
|
||||||
#if 0
|
|
||||||
dump_pci_devices();
|
|
||||||
#endif
|
|
||||||
#if 1
|
|
||||||
dump_pci_device(PCI_DEV(0, 0, 0));
|
|
||||||
#endif
|
|
||||||
|
|
||||||
#if 0
|
|
||||||
msr_t msr;
|
|
||||||
msr = rdmsr(TOP_MEM2);
|
|
||||||
print_debug("TOP_MEM2: ");
|
|
||||||
print_debug_hex32(msr.hi);
|
|
||||||
print_debug_hex32(msr.lo);
|
|
||||||
print_debug("\r\n");
|
|
||||||
#endif
|
|
||||||
|
|
||||||
#if 0
|
|
||||||
ram_check(0x00000000, msr.lo+(msr.hi<<32));
|
|
||||||
#endif
|
|
||||||
|
|
||||||
#if 0
|
|
||||||
// Check 16MB of memory @ 0
|
|
||||||
ram_check(0x00000000, 0x01000000);
|
|
||||||
// Check 16MB of memory @ 2GB
|
|
||||||
// ram_check(0x80000000, 0x81000000);
|
|
||||||
#endif
|
|
||||||
|
|
||||||
}
|
|
||||||
|
|
@ -1,47 +0,0 @@
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||||||
#define ASSEMBLY 1
|
|
||||||
#include <stdint.h>
|
|
||||||
#include <device/pci_def.h>
|
|
||||||
#include <device/pci_ids.h>
|
|
||||||
#include <arch/io.h>
|
|
||||||
#include <arch/romcc_io.h>
|
|
||||||
#include <cpu/x86/lapic.h>
|
|
||||||
#include "pc80/mc146818rtc_early.c"
|
|
||||||
#include "southbridge/intel/i82801er/cmos_failover.c"
|
|
||||||
#include "cpu/x86/lapic/boot_cpu.c"
|
|
||||||
#include "northbridge/intel/e7501/reset_test.c"
|
|
||||||
|
|
||||||
static unsigned long main(unsigned long bist)
|
|
||||||
{
|
|
||||||
/* Is this a deliberate reset by the bios */
|
|
||||||
if (bios_reset_detected() && last_boot_normal()) {
|
|
||||||
goto normal_image;
|
|
||||||
}
|
|
||||||
/* This is the primary cpu how should I boot? */
|
|
||||||
else {
|
|
||||||
|
|
||||||
check_cmos_failed();
|
|
||||||
|
|
||||||
if (do_normal_boot()) {
|
|
||||||
goto normal_image;
|
|
||||||
}
|
|
||||||
else {
|
|
||||||
goto fallback_image;
|
|
||||||
}
|
|
||||||
}
|
|
||||||
normal_image:
|
|
||||||
asm volatile ("jmp __normal_image"
|
|
||||||
: /* outputs */
|
|
||||||
: "a" (bist) /* inputs */
|
|
||||||
: /* clobbers */
|
|
||||||
);
|
|
||||||
#if 0
|
|
||||||
cpu_reset:
|
|
||||||
asm volatile ("jmp __cpu_reset"
|
|
||||||
: /* outputs */
|
|
||||||
: "a"(bist) /* inputs */
|
|
||||||
: /* clobbers */
|
|
||||||
);
|
|
||||||
#endif
|
|
||||||
fallback_image:
|
|
||||||
return bist;
|
|
||||||
}
|
|
||||||
|
|
@ -1,203 +0,0 @@
|
||||||
#define ASSEMBLY 1
|
|
||||||
#include <stdint.h>
|
|
||||||
#include <device/pci_def.h>
|
|
||||||
#include <arch/io.h>
|
|
||||||
#include <device/pnp_def.h>
|
|
||||||
#include <arch/romcc_io.h>
|
|
||||||
#include <cpu/x86/lapic.h>
|
|
||||||
#include <arch/cpu.h>
|
|
||||||
#include <stdlib.h>
|
|
||||||
#include "option_table.h"
|
|
||||||
#include "pc80/mc146818rtc_early.c"
|
|
||||||
#include "pc80/serial.c"
|
|
||||||
#include "arch/i386/lib/console.c"
|
|
||||||
#include "ram/ramtest.c"
|
|
||||||
#include "northbridge/amd/amdk8/incoherent_ht.c"
|
|
||||||
#include "southbridge/amd/amd8111/amd8111_early_smbus.c"
|
|
||||||
#include "northbridge/amd/amdk8/raminit.h"
|
|
||||||
#include "cpu/amd/model_fxx/apic_timer.c"
|
|
||||||
#include "lib/delay.c"
|
|
||||||
#include "cpu/x86/lapic/boot_cpu.c"
|
|
||||||
#include "northbridge/amd/amdk8/reset_test.c"
|
|
||||||
#include "northbridge/amd/amdk8/debug.c"
|
|
||||||
#include <cpu/amd/model_fxx_rev.h>
|
|
||||||
#include "superio/winbond/w83627hf/w83627hf_early_serial.c"
|
|
||||||
#include "cpu/amd/mtrr/amd_earlymtrr.c"
|
|
||||||
#include "cpu/x86/bist.h"
|
|
||||||
|
|
||||||
#define SERIAL_DEV PNP_DEV(0x2e, W83627HF_SP1)
|
|
||||||
/* Look up a which bus a given node/link combination is on.
|
|
||||||
* return 0 when we can't find the answer.
|
|
||||||
*/
|
|
||||||
static unsigned node_link_to_bus(unsigned node, unsigned link)
|
|
||||||
{
|
|
||||||
unsigned reg;
|
|
||||||
|
|
||||||
for(reg = 0xE0; reg < 0xF0; reg += 0x04) {
|
|
||||||
unsigned config_map;
|
|
||||||
config_map = pci_read_config32(PCI_DEV(0, 0x18, 1), reg);
|
|
||||||
if ((config_map & 3) != 3) {
|
|
||||||
continue;
|
|
||||||
}
|
|
||||||
if ((((config_map >> 4) & 7) == node) &&
|
|
||||||
(((config_map >> 8) & 3) == link))
|
|
||||||
{
|
|
||||||
return (config_map >> 16) & 0xff;
|
|
||||||
}
|
|
||||||
}
|
|
||||||
return 0;
|
|
||||||
}
|
|
||||||
|
|
||||||
static void hard_reset(void)
|
|
||||||
{
|
|
||||||
device_t dev;
|
|
||||||
|
|
||||||
/* Find the device */
|
|
||||||
dev = PCI_DEV(node_link_to_bus(0, 0), 0x04, 3);
|
|
||||||
|
|
||||||
set_bios_reset();
|
|
||||||
|
|
||||||
/* enable cf9 */
|
|
||||||
pci_write_config8(dev, 0x41, 0xf1);
|
|
||||||
/* reset */
|
|
||||||
outb(0x0e, 0x0cf9);
|
|
||||||
}
|
|
||||||
|
|
||||||
static void soft_reset(void)
|
|
||||||
{
|
|
||||||
device_t dev;
|
|
||||||
|
|
||||||
/* Find the device */
|
|
||||||
dev = PCI_DEV(node_link_to_bus(0, 0), 0x04, 0);
|
|
||||||
|
|
||||||
set_bios_reset();
|
|
||||||
pci_write_config8(dev, 0x47, 1);
|
|
||||||
}
|
|
||||||
|
|
||||||
#define REV_B_RESET 0
|
|
||||||
static void memreset_setup(void)
|
|
||||||
{
|
|
||||||
if (is_cpu_pre_c0()) {
|
|
||||||
outb((0 << 7) | (0 << 6) | (0 << 5) | (0 << 4) | (1 << 2) | (0 << 0), SMBUS_IO_BASE + 0xc0 + 16); //REVC_MEMRST_EN=0
|
|
||||||
} else {
|
|
||||||
outb((0 << 7) | (0 << 6) | (0 << 5) | (0 << 4) | (1 << 2) | (1 << 0), SMBUS_IO_BASE + 0xc0 + 16); //REVC_MEMRST_EN=1
|
|
||||||
}
|
|
||||||
outb((0 << 7) | (0 << 6) | (0 << 5) | (0 << 4) | (1 << 2) |
|
|
||||||
(0 << 0), SMBUS_IO_BASE + 0xc0 + 17);
|
|
||||||
}
|
|
||||||
|
|
||||||
static void memreset(int controllers, const struct mem_controller *ctrl)
|
|
||||||
{
|
|
||||||
if (is_cpu_pre_c0()) {
|
|
||||||
udelay(800);
|
|
||||||
outb((0 << 7) | (0 << 6) | (0 << 5) | (0 << 4) | (1 << 2) | (1 << 0), SMBUS_IO_BASE + 0xc0 + 17); //REVB_MEMRST_L=1
|
|
||||||
udelay(90);
|
|
||||||
}
|
|
||||||
}
|
|
||||||
|
|
||||||
static inline void activate_spd_rom(const struct mem_controller *ctrl)
|
|
||||||
{
|
|
||||||
/* nothing to do */
|
|
||||||
}
|
|
||||||
|
|
||||||
static inline int spd_read_byte(unsigned device, unsigned address)
|
|
||||||
{
|
|
||||||
return smbus_read_byte(device, address);
|
|
||||||
}
|
|
||||||
|
|
||||||
#include "northbridge/amd/amdk8/setup_resource_map.c"
|
|
||||||
#include "northbridge/amd/amdk8/raminit.c"
|
|
||||||
#include "northbridge/amd/amdk8/coherent_ht.c"
|
|
||||||
#include "sdram/generic_sdram.c"
|
|
||||||
#include "northbridge/amd/amdk8/resourcemap.c"
|
|
||||||
|
|
||||||
#if CONFIG_LOGICAL_CPUS==1
|
|
||||||
#define SET_NB_CFG_54 1
|
|
||||||
#include "cpu/amd/dualcore/dualcore.c"
|
|
||||||
#endif
|
|
||||||
|
|
||||||
static void main(unsigned long bist)
|
|
||||||
{
|
|
||||||
/*
|
|
||||||
* GPIO28 of 8111 will control H0_MEMRESET_L
|
|
||||||
* GPIO29 of 8111 will control H1_MEMRESET_L
|
|
||||||
*/
|
|
||||||
static const struct mem_controller cpu[] = {
|
|
||||||
{
|
|
||||||
.node_id = 0,
|
|
||||||
.f0 = PCI_DEV(0, 0x18, 0),
|
|
||||||
.f1 = PCI_DEV(0, 0x18, 1),
|
|
||||||
.f2 = PCI_DEV(0, 0x18, 2),
|
|
||||||
.f3 = PCI_DEV(0, 0x18, 3),
|
|
||||||
.channel0 = {(0xa << 3) | 0, (0xa << 3) | 2, 0, 0},
|
|
||||||
.channel1 = {(0xa << 3) | 1, (0xa << 3) | 3, 0, 0},
|
|
||||||
},
|
|
||||||
};
|
|
||||||
|
|
||||||
int needs_reset;
|
|
||||||
|
|
||||||
#if CONFIG_LOGICAL_CPUS==1
|
|
||||||
struct node_core_id id;
|
|
||||||
#else
|
|
||||||
unsigned nodeid;
|
|
||||||
#endif
|
|
||||||
|
|
||||||
if (bist == 0) {
|
|
||||||
/* Skip this if there was a built in self test failure */
|
|
||||||
amd_early_mtrr_init();
|
|
||||||
|
|
||||||
#if CONFIG_LOGICAL_CPUS==1
|
|
||||||
set_apicid_cpuid_lo();
|
|
||||||
#endif
|
|
||||||
|
|
||||||
enable_lapic();
|
|
||||||
init_timer();
|
|
||||||
|
|
||||||
#if CONFIG_LOGICAL_CPUS==1
|
|
||||||
id = get_node_core_id_x();
|
|
||||||
if(id.coreid == 0) {
|
|
||||||
if (cpu_init_detected(id.nodeid)) {
|
|
||||||
asm volatile ("jmp __cpu_reset");
|
|
||||||
}
|
|
||||||
distinguish_cpu_resets(id.nodeid);
|
|
||||||
}
|
|
||||||
#else
|
|
||||||
nodeid = lapicid();
|
|
||||||
if (cpu_init_detected(nodeid)) {
|
|
||||||
asm volatile ("jmp __cpu_reset");
|
|
||||||
}
|
|
||||||
distinguish_cpu_resets(nodeid);
|
|
||||||
#endif
|
|
||||||
|
|
||||||
if (!boot_cpu()
|
|
||||||
#if CONFIG_LOGICAL_CPUS==1
|
|
||||||
|| (id.coreid != 0)
|
|
||||||
#endif
|
|
||||||
) {
|
|
||||||
stop_this_cpu();
|
|
||||||
}
|
|
||||||
}
|
|
||||||
|
|
||||||
w83627hf_enable_serial(SERIAL_DEV, TTYS0_BASE);
|
|
||||||
uart_init();
|
|
||||||
console_init();
|
|
||||||
|
|
||||||
/* Halt if there was a built in self test failure */
|
|
||||||
report_bist_failure(bist);
|
|
||||||
|
|
||||||
setup_default_resource_map();
|
|
||||||
needs_reset = setup_coherent_ht_domain();
|
|
||||||
#if CONFIG_LOGICAL_CPUS==1
|
|
||||||
start_other_cores();
|
|
||||||
#endif
|
|
||||||
needs_reset |= ht_setup_chain(PCI_DEV(0, 0x18, 0), 0x80);
|
|
||||||
if (needs_reset) {
|
|
||||||
print_info("ht reset -\r\n");
|
|
||||||
soft_reset();
|
|
||||||
}
|
|
||||||
enable_smbus();
|
|
||||||
|
|
||||||
memreset_setup();
|
|
||||||
sdram_initialize(ARRAY_SIZE(cpu), cpu);
|
|
||||||
|
|
||||||
}
|
|
||||||
|
|
@ -1,89 +0,0 @@
|
||||||
#define ASSEMBLY 1
|
|
||||||
#include <stdint.h>
|
|
||||||
#include <device/pci_def.h>
|
|
||||||
#include <device/pci_ids.h>
|
|
||||||
#include <arch/io.h>
|
|
||||||
#include <arch/romcc_io.h>
|
|
||||||
#include <cpu/x86/lapic.h>
|
|
||||||
#include "pc80/mc146818rtc_early.c"
|
|
||||||
#include "southbridge/amd/amd8111/amd8111_enable_rom.c"
|
|
||||||
#include "northbridge/amd/amdk8/early_ht.c"
|
|
||||||
#include "cpu/x86/lapic/boot_cpu.c"
|
|
||||||
#include "northbridge/amd/amdk8/reset_test.c"
|
|
||||||
|
|
||||||
#if CONFIG_LOGICAL_CPUS==1
|
|
||||||
#include "cpu/amd/dualcore/dualcore_id.c"
|
|
||||||
#endif
|
|
||||||
|
|
||||||
|
|
||||||
static unsigned long main(unsigned long bist)
|
|
||||||
{
|
|
||||||
#if CONFIG_LOGICAL_CPUS==1
|
|
||||||
struct node_core_id id;
|
|
||||||
#else
|
|
||||||
unsigned nodeid;
|
|
||||||
#endif
|
|
||||||
/* Make cerain my local apic is useable */
|
|
||||||
enable_lapic();
|
|
||||||
|
|
||||||
#if CONFIG_LOGICAL_CPUS==1
|
|
||||||
id = get_node_core_id_x();
|
|
||||||
/* Is this a cpu only reset? */
|
|
||||||
if (cpu_init_detected(id.nodeid)) {
|
|
||||||
#else
|
|
||||||
nodeid = lapicid();
|
|
||||||
/* Is this a cpu only reset? */
|
|
||||||
if (cpu_init_detected(nodeid)) {
|
|
||||||
#endif
|
|
||||||
|
|
||||||
if (last_boot_normal()) {
|
|
||||||
goto normal_image;
|
|
||||||
} else {
|
|
||||||
goto cpu_reset;
|
|
||||||
}
|
|
||||||
}
|
|
||||||
/* Is this a secondary cpu? */
|
|
||||||
if (!boot_cpu()) {
|
|
||||||
if (last_boot_normal()) {
|
|
||||||
goto normal_image;
|
|
||||||
} else {
|
|
||||||
goto fallback_image;
|
|
||||||
}
|
|
||||||
}
|
|
||||||
|
|
||||||
|
|
||||||
/* Nothing special needs to be done to find bus 0 */
|
|
||||||
/* Allow the HT devices to be found */
|
|
||||||
enumerate_ht_chain();
|
|
||||||
|
|
||||||
/* Setup the 8111 */
|
|
||||||
amd8111_enable_rom();
|
|
||||||
|
|
||||||
/* Is this a deliberate reset by the bios */
|
|
||||||
if (bios_reset_detected() && last_boot_normal()) {
|
|
||||||
goto normal_image;
|
|
||||||
}
|
|
||||||
/* This is the primary cpu how should I boot? */
|
|
||||||
else if (do_normal_boot()) {
|
|
||||||
goto normal_image;
|
|
||||||
}
|
|
||||||
else {
|
|
||||||
goto fallback_image;
|
|
||||||
}
|
|
||||||
normal_image:
|
|
||||||
asm volatile ("jmp __normal_image"
|
|
||||||
: /* outputs */
|
|
||||||
: "a" (bist) /* inputs */
|
|
||||||
: /* clobbers */
|
|
||||||
);
|
|
||||||
cpu_reset:
|
|
||||||
#if 0
|
|
||||||
asm volatile ("jmp __cpu_reset"
|
|
||||||
: /* outputs */
|
|
||||||
: "a"(bist) /* inputs */
|
|
||||||
: /* clobbers */
|
|
||||||
);
|
|
||||||
#endif
|
|
||||||
fallback_image:
|
|
||||||
return bist;
|
|
||||||
}
|
|
||||||
|
|
@ -45,8 +45,6 @@ driver mainboard.o
|
||||||
if HAVE_MP_TABLE object mptable.o end
|
if HAVE_MP_TABLE object mptable.o end
|
||||||
if HAVE_PIRQ_TABLE object irq_tables.o end
|
if HAVE_PIRQ_TABLE object irq_tables.o end
|
||||||
|
|
||||||
if USE_DCACHE_RAM
|
|
||||||
|
|
||||||
if CONFIG_USE_INIT
|
if CONFIG_USE_INIT
|
||||||
|
|
||||||
makerule ./auto.o
|
makerule ./auto.o
|
||||||
|
|
@ -63,31 +61,6 @@ makerule ./auto.inc
|
||||||
action "perl -e 's/\.text/.section .rom.text/g' -pi $@"
|
action "perl -e 's/\.text/.section .rom.text/g' -pi $@"
|
||||||
end
|
end
|
||||||
|
|
||||||
end
|
|
||||||
else
|
|
||||||
|
|
||||||
##
|
|
||||||
## Romcc output
|
|
||||||
##
|
|
||||||
makerule ./failover.E
|
|
||||||
depends "$(MAINBOARD)/failover.c ../romcc"
|
|
||||||
action "../romcc -E -O --label-prefix=failover -I$(TOP)/src -I. $(CPPFLAGS) $(MAINBOARD)/failover.c -o $@"
|
|
||||||
end
|
|
||||||
|
|
||||||
makerule ./failover.inc
|
|
||||||
depends "$(MAINBOARD)/failover.c ../romcc"
|
|
||||||
action "../romcc -O --label-prefix=failover -I$(TOP)/src -I. $(CPPFLAGS) $(MAINBOARD)/failover.c -o $@"
|
|
||||||
end
|
|
||||||
|
|
||||||
makerule ./auto.E
|
|
||||||
depends "$(MAINBOARD)/auto.c option_table.h ../romcc"
|
|
||||||
action "../romcc -E -mcpu=k8 -O2 -I$(TOP)/src -I. $(CPPFLAGS) $(MAINBOARD)/auto.c -o $@"
|
|
||||||
end
|
|
||||||
makerule ./auto.inc
|
|
||||||
depends "$(MAINBOARD)/auto.c option_table.h ../romcc"
|
|
||||||
action "../romcc -mcpu=k8 -O2 -I$(TOP)/src -I. $(CPPFLAGS) $(MAINBOARD)/auto.c -o $@"
|
|
||||||
end
|
|
||||||
|
|
||||||
end
|
end
|
||||||
##
|
##
|
||||||
## Build our 16 bit and 32 bit coreboot entry code
|
## Build our 16 bit and 32 bit coreboot entry code
|
||||||
|
|
@ -99,7 +72,6 @@ end
|
||||||
|
|
||||||
mainboardinit cpu/x86/32bit/entry32.inc
|
mainboardinit cpu/x86/32bit/entry32.inc
|
||||||
|
|
||||||
if USE_DCACHE_RAM
|
|
||||||
if CONFIG_USE_INIT
|
if CONFIG_USE_INIT
|
||||||
ldscript /cpu/x86/32bit/entry32.lds
|
ldscript /cpu/x86/32bit/entry32.lds
|
||||||
end
|
end
|
||||||
|
|
@ -107,7 +79,6 @@ if USE_DCACHE_RAM
|
||||||
if CONFIG_USE_INIT
|
if CONFIG_USE_INIT
|
||||||
ldscript /cpu/amd/car/cache_as_ram.lds
|
ldscript /cpu/amd/car/cache_as_ram.lds
|
||||||
end
|
end
|
||||||
end
|
|
||||||
|
|
||||||
##
|
##
|
||||||
## Build our reset vector (This is where coreboot is entered)
|
## Build our reset vector (This is where coreboot is entered)
|
||||||
|
|
@ -120,24 +91,16 @@ else
|
||||||
ldscript /cpu/x86/32bit/reset32.lds
|
ldscript /cpu/x86/32bit/reset32.lds
|
||||||
end
|
end
|
||||||
|
|
||||||
if USE_DCACHE_RAM
|
|
||||||
else
|
|
||||||
### Should this be in the northbridge code?
|
|
||||||
mainboardinit arch/i386/lib/cpu_reset.inc
|
|
||||||
end
|
|
||||||
|
|
||||||
##
|
##
|
||||||
## Include an id string (For safe flashing)
|
## Include an id string (For safe flashing)
|
||||||
##
|
##
|
||||||
mainboardinit arch/i386/lib/id.inc
|
mainboardinit arch/i386/lib/id.inc
|
||||||
ldscript /arch/i386/lib/id.lds
|
ldscript /arch/i386/lib/id.lds
|
||||||
|
|
||||||
if USE_DCACHE_RAM
|
|
||||||
##
|
##
|
||||||
## Setup Cache-As-Ram
|
## Setup Cache-As-Ram
|
||||||
##
|
##
|
||||||
mainboardinit cpu/amd/car/cache_as_ram.inc
|
mainboardinit cpu/amd/car/cache_as_ram.inc
|
||||||
end
|
|
||||||
|
|
||||||
###
|
###
|
||||||
### This is the early phase of coreboot startup
|
### This is the early phase of coreboot startup
|
||||||
|
|
@ -145,12 +108,7 @@ end
|
||||||
### failover to another image.
|
### failover to another image.
|
||||||
###
|
###
|
||||||
if USE_FALLBACK_IMAGE
|
if USE_FALLBACK_IMAGE
|
||||||
if USE_DCACHE_RAM
|
|
||||||
ldscript /arch/i386/lib/failover.lds
|
ldscript /arch/i386/lib/failover.lds
|
||||||
else
|
|
||||||
ldscript /arch/i386/lib/failover.lds
|
|
||||||
mainboardinit ./failover.inc
|
|
||||||
end
|
|
||||||
end
|
end
|
||||||
|
|
||||||
###
|
###
|
||||||
|
|
@ -160,28 +118,12 @@ end
|
||||||
##
|
##
|
||||||
## Setup RAM
|
## Setup RAM
|
||||||
##
|
##
|
||||||
if USE_DCACHE_RAM
|
|
||||||
|
|
||||||
if CONFIG_USE_INIT
|
if CONFIG_USE_INIT
|
||||||
initobject auto.o
|
initobject auto.o
|
||||||
else
|
else
|
||||||
mainboardinit ./auto.inc
|
mainboardinit ./auto.inc
|
||||||
end
|
end
|
||||||
|
|
||||||
else
|
|
||||||
|
|
||||||
##
|
|
||||||
## Setup RAM
|
|
||||||
##
|
|
||||||
mainboardinit cpu/x86/fpu/enable_fpu.inc
|
|
||||||
mainboardinit cpu/x86/mmx/enable_mmx.inc
|
|
||||||
mainboardinit cpu/x86/sse/enable_sse.inc
|
|
||||||
mainboardinit ./auto.inc
|
|
||||||
mainboardinit cpu/x86/sse/disable_sse.inc
|
|
||||||
mainboardinit cpu/x86/mmx/disable_mmx.inc
|
|
||||||
|
|
||||||
end
|
|
||||||
|
|
||||||
##
|
##
|
||||||
## Include the secondary Configuration files
|
## Include the secondary Configuration files
|
||||||
##
|
##
|
||||||
|
|
|
||||||
|
|
@ -1,173 +0,0 @@
|
||||||
#define ASSEMBLY 1
|
|
||||||
|
|
||||||
#include <stdint.h>
|
|
||||||
#include <device/pci_def.h>
|
|
||||||
#include <arch/io.h>
|
|
||||||
#include <device/pnp_def.h>
|
|
||||||
#include <arch/romcc_io.h>
|
|
||||||
#include <cpu/x86/lapic.h>
|
|
||||||
#include <arch/cpu.h>
|
|
||||||
#include <stdlib.h>
|
|
||||||
#include "option_table.h"
|
|
||||||
#include "pc80/mc146818rtc_early.c"
|
|
||||||
#include "pc80/serial.c"
|
|
||||||
#include "arch/i386/lib/console.c"
|
|
||||||
#include "ram/ramtest.c"
|
|
||||||
#include "northbridge/amd/amdk8/incoherent_ht.c"
|
|
||||||
#include "southbridge/amd/amd8111/amd8111_early_smbus.c"
|
|
||||||
#include "northbridge/amd/amdk8/raminit.h"
|
|
||||||
#include "cpu/amd/model_fxx/apic_timer.c"
|
|
||||||
#include "lib/delay.c"
|
|
||||||
#include "cpu/x86/lapic/boot_cpu.c"
|
|
||||||
#include "northbridge/amd/amdk8/reset_test.c"
|
|
||||||
#include "northbridge/amd/amdk8/debug.c"
|
|
||||||
#include <cpu/amd/model_fxx_rev.h>
|
|
||||||
#include "superio/winbond/w83627hf/w83627hf_early_serial.c"
|
|
||||||
#include "cpu/amd/mtrr/amd_earlymtrr.c"
|
|
||||||
#include "cpu/x86/bist.h"
|
|
||||||
#include "cpu/amd/dualcore/dualcore.c"
|
|
||||||
|
|
||||||
#define SERIAL_DEV PNP_DEV(0x2e, W83627HF_SP1)
|
|
||||||
|
|
||||||
/* Look up a which bus a given node/link combination is on.
|
|
||||||
* return 0 when we can't find the answer.
|
|
||||||
*/
|
|
||||||
static unsigned node_link_to_bus(unsigned node, unsigned link)
|
|
||||||
{
|
|
||||||
unsigned reg;
|
|
||||||
|
|
||||||
for(reg = 0xE0; reg < 0xF0; reg += 0x04) {
|
|
||||||
unsigned config_map;
|
|
||||||
config_map = pci_read_config32(PCI_DEV(0, 0x18, 1), reg);
|
|
||||||
if ((config_map & 3) != 3) {
|
|
||||||
continue;
|
|
||||||
}
|
|
||||||
if ((((config_map >> 4) & 7) == node) &&
|
|
||||||
(((config_map >> 8) & 3) == link))
|
|
||||||
{
|
|
||||||
return (config_map >> 16) & 0xff;
|
|
||||||
}
|
|
||||||
}
|
|
||||||
return 0;
|
|
||||||
}
|
|
||||||
|
|
||||||
static void hard_reset(void)
|
|
||||||
{
|
|
||||||
device_t dev;
|
|
||||||
|
|
||||||
/* Find the device */
|
|
||||||
dev = PCI_DEV(node_link_to_bus(0, 0), 0x04, 3);
|
|
||||||
|
|
||||||
set_bios_reset();
|
|
||||||
|
|
||||||
/* enable cf9 */
|
|
||||||
pci_write_config8(dev, 0x41, 0xf1);
|
|
||||||
/* reset */
|
|
||||||
outb(0x0e, 0x0cf9);
|
|
||||||
}
|
|
||||||
|
|
||||||
static void soft_reset(void)
|
|
||||||
{
|
|
||||||
device_t dev;
|
|
||||||
|
|
||||||
/* Find the device */
|
|
||||||
dev = PCI_DEV(node_link_to_bus(0, 0), 0x04, 0);
|
|
||||||
|
|
||||||
set_bios_reset();
|
|
||||||
pci_write_config8(dev, 0x47, 1);
|
|
||||||
}
|
|
||||||
|
|
||||||
static void memreset_setup(void)
|
|
||||||
{
|
|
||||||
if (is_cpu_pre_c0()) {
|
|
||||||
outb((0 << 7)|(0 << 6)|(0<<5)|(0<<4)|(1<<2)|(0<<0), SMBUS_IO_BASE + 0xc0 + 16); //REVC_MEMRST_EN=0
|
|
||||||
}
|
|
||||||
else {
|
|
||||||
outb((0 << 7)|(0 << 6)|(0<<5)|(0<<4)|(1<<2)|(1<<0), SMBUS_IO_BASE + 0xc0 + 16); //REVC_MEMRST_EN=1
|
|
||||||
}
|
|
||||||
outb((0 << 7)|(0 << 6)|(0<<5)|(0<<4)|(1<<2)|(0<<0), SMBUS_IO_BASE + 0xc0 + 17);
|
|
||||||
}
|
|
||||||
|
|
||||||
static void memreset(int controllers, const struct mem_controller *ctrl)
|
|
||||||
{
|
|
||||||
if (is_cpu_pre_c0()) {
|
|
||||||
udelay(800);
|
|
||||||
outb((0<<7)|(0<<6)|(0<<5)|(0<<4)|(1<<2)|(1<<0), SMBUS_IO_BASE + 0xc0 + 17); //REVB_MEMRST_L=1
|
|
||||||
udelay(90);
|
|
||||||
}
|
|
||||||
}
|
|
||||||
|
|
||||||
static inline void activate_spd_rom(const struct mem_controller *ctrl)
|
|
||||||
{
|
|
||||||
/* nothing to do */
|
|
||||||
}
|
|
||||||
|
|
||||||
static inline int spd_read_byte(unsigned device, unsigned address)
|
|
||||||
{
|
|
||||||
return smbus_read_byte(device, address);
|
|
||||||
}
|
|
||||||
|
|
||||||
|
|
||||||
#include "northbridge/amd/amdk8/setup_resource_map.c"
|
|
||||||
#include "northbridge/amd/amdk8/raminit.c"
|
|
||||||
#include "northbridge/amd/amdk8/coherent_ht.c"
|
|
||||||
#include "sdram/generic_sdram.c"
|
|
||||||
#include "northbridge/amd/amdk8/resourcemap.c"
|
|
||||||
|
|
||||||
#define FIRST_CPU 1
|
|
||||||
#define SECOND_CPU 1
|
|
||||||
#define TOTAL_CPUS (FIRST_CPU + SECOND_CPU)
|
|
||||||
static void main(unsigned long bist)
|
|
||||||
{
|
|
||||||
static const struct mem_controller cpu[] = {
|
|
||||||
#if FIRST_CPU
|
|
||||||
{
|
|
||||||
.node_id = 0,
|
|
||||||
.f0 = PCI_DEV(0, 0x18, 0),
|
|
||||||
.f1 = PCI_DEV(0, 0x18, 1),
|
|
||||||
.f2 = PCI_DEV(0, 0x18, 2),
|
|
||||||
.f3 = PCI_DEV(0, 0x18, 3),
|
|
||||||
.channel0 = { (0xa<<3)|0, (0xa<<3)|2, 0, 0 },
|
|
||||||
.channel1 = { (0xa<<3)|1, (0xa<<3)|3, 0, 0 },
|
|
||||||
},
|
|
||||||
#endif
|
|
||||||
#if SECOND_CPU
|
|
||||||
{
|
|
||||||
.node_id = 1,
|
|
||||||
.f0 = PCI_DEV(0, 0x19, 0),
|
|
||||||
.f1 = PCI_DEV(0, 0x19, 1),
|
|
||||||
.f2 = PCI_DEV(0, 0x19, 2),
|
|
||||||
.f3 = PCI_DEV(0, 0x19, 3),
|
|
||||||
.channel0 = { (0xa<<3)|4, (0xa<<3)|6, 0, 0 },
|
|
||||||
.channel1 = { (0xa<<3)|5, (0xa<<3)|7, 0, 0 },
|
|
||||||
},
|
|
||||||
#endif
|
|
||||||
};
|
|
||||||
|
|
||||||
int needs_reset;
|
|
||||||
|
|
||||||
if (bist == 0) {
|
|
||||||
k8_init_and_stop_secondaries();
|
|
||||||
}
|
|
||||||
|
|
||||||
w83627hf_enable_serial(SERIAL_DEV, TTYS0_BASE);
|
|
||||||
uart_init();
|
|
||||||
console_init();
|
|
||||||
|
|
||||||
/* Halt if there was a built in self test failure */
|
|
||||||
report_bist_failure(bist);
|
|
||||||
|
|
||||||
setup_default_resource_map();
|
|
||||||
needs_reset = setup_coherent_ht_domain();
|
|
||||||
|
|
||||||
needs_reset |= ht_setup_chain(PCI_DEV(0, 0x18, 0), 0x80);
|
|
||||||
if (needs_reset) {
|
|
||||||
print_info("ht reset -\r\n");
|
|
||||||
soft_reset();
|
|
||||||
}
|
|
||||||
|
|
||||||
enable_smbus();
|
|
||||||
memreset_setup();
|
|
||||||
sdram_initialize(ARRAY_SIZE(cpu), cpu);
|
|
||||||
|
|
||||||
}
|
|
||||||
|
|
@ -1,69 +0,0 @@
|
||||||
#define ASSEMBLY 1
|
|
||||||
#include <stdint.h>
|
|
||||||
#include <device/pci_def.h>
|
|
||||||
#include <device/pci_ids.h>
|
|
||||||
#include <arch/io.h>
|
|
||||||
#include <arch/romcc_io.h>
|
|
||||||
#include <cpu/x86/lapic.h>
|
|
||||||
#include "pc80/mc146818rtc_early.c"
|
|
||||||
#include "southbridge/amd/amd8111/amd8111_enable_rom.c"
|
|
||||||
#include "northbridge/amd/amdk8/early_ht.c"
|
|
||||||
#include "cpu/x86/lapic/boot_cpu.c"
|
|
||||||
#include "cpu/x86/mtrr/earlymtrr.c"
|
|
||||||
#include "northbridge/amd/amdk8/reset_test.c"
|
|
||||||
|
|
||||||
#if CONFIG_LOGICAL_CPUS==1
|
|
||||||
#include "cpu/amd/dualcore/dualcore_id.c"
|
|
||||||
#endif
|
|
||||||
|
|
||||||
|
|
||||||
static unsigned long main(unsigned long bist)
|
|
||||||
{
|
|
||||||
/* Make cerain my local apic is useable */
|
|
||||||
enable_lapic();
|
|
||||||
|
|
||||||
/* Is this a cpu only reset? */
|
|
||||||
if (early_mtrr_init_detected()) {
|
|
||||||
if (last_boot_normal()) {
|
|
||||||
goto normal_image;
|
|
||||||
} else {
|
|
||||||
goto fallback_image;
|
|
||||||
}
|
|
||||||
}
|
|
||||||
/* Is this a secondary cpu? */
|
|
||||||
if (!boot_cpu()) {
|
|
||||||
if (last_boot_normal()) {
|
|
||||||
goto normal_image;
|
|
||||||
} else {
|
|
||||||
goto fallback_image;
|
|
||||||
}
|
|
||||||
}
|
|
||||||
|
|
||||||
|
|
||||||
/* Nothing special needs to be done to find bus 0 */
|
|
||||||
/* Allow the HT devices to be found */
|
|
||||||
enumerate_ht_chain();
|
|
||||||
|
|
||||||
/* Setup the 8111 */
|
|
||||||
amd8111_enable_rom();
|
|
||||||
|
|
||||||
/* Is this a deliberate reset by the bios */
|
|
||||||
if (bios_reset_detected() && last_boot_normal()) {
|
|
||||||
goto normal_image;
|
|
||||||
}
|
|
||||||
/* This is the primary cpu how should I boot? */
|
|
||||||
else if (do_normal_boot()) {
|
|
||||||
goto normal_image;
|
|
||||||
}
|
|
||||||
else {
|
|
||||||
goto fallback_image;
|
|
||||||
}
|
|
||||||
normal_image:
|
|
||||||
asm volatile ("jmp __normal_image"
|
|
||||||
: /* outputs */
|
|
||||||
: "a" (bist) /* inputs */
|
|
||||||
: /* clobbers */
|
|
||||||
);
|
|
||||||
fallback_image:
|
|
||||||
return bist;
|
|
||||||
}
|
|
||||||
|
|
@ -45,8 +45,6 @@ driver mainboard.o
|
||||||
if HAVE_MP_TABLE object mptable.o end
|
if HAVE_MP_TABLE object mptable.o end
|
||||||
if HAVE_PIRQ_TABLE object irq_tables.o end
|
if HAVE_PIRQ_TABLE object irq_tables.o end
|
||||||
|
|
||||||
if USE_DCACHE_RAM
|
|
||||||
|
|
||||||
if CONFIG_USE_INIT
|
if CONFIG_USE_INIT
|
||||||
|
|
||||||
makerule ./auto.o
|
makerule ./auto.o
|
||||||
|
|
@ -63,31 +61,6 @@ makerule ./auto.inc
|
||||||
action "perl -e 's/\.text/.section .rom.text/g' -pi $@"
|
action "perl -e 's/\.text/.section .rom.text/g' -pi $@"
|
||||||
end
|
end
|
||||||
|
|
||||||
end
|
|
||||||
else
|
|
||||||
|
|
||||||
##
|
|
||||||
## Romcc output
|
|
||||||
##
|
|
||||||
makerule ./failover.E
|
|
||||||
depends "$(MAINBOARD)/failover.c ../romcc"
|
|
||||||
action "../romcc -E -O --label-prefix=failover -I$(TOP)/src -I. $(CPPFLAGS) $(MAINBOARD)/failover.c -o $@"
|
|
||||||
end
|
|
||||||
|
|
||||||
makerule ./failover.inc
|
|
||||||
depends "$(MAINBOARD)/failover.c ../romcc"
|
|
||||||
action "../romcc -O --label-prefix=failover -I$(TOP)/src -I. $(CPPFLAGS) $(MAINBOARD)/failover.c -o $@"
|
|
||||||
end
|
|
||||||
|
|
||||||
makerule ./auto.E
|
|
||||||
depends "$(MAINBOARD)/auto.c option_table.h ../romcc"
|
|
||||||
action "../romcc -E -mcpu=k8 -O2 -I$(TOP)/src -I. $(CPPFLAGS) $(MAINBOARD)/auto.c -o $@"
|
|
||||||
end
|
|
||||||
makerule ./auto.inc
|
|
||||||
depends "$(MAINBOARD)/auto.c option_table.h ../romcc"
|
|
||||||
action "../romcc -mcpu=k8 -O2 -I$(TOP)/src -I. $(CPPFLAGS) $(MAINBOARD)/auto.c -o $@"
|
|
||||||
end
|
|
||||||
|
|
||||||
end
|
end
|
||||||
##
|
##
|
||||||
## Build our 16 bit and 32 bit coreboot entry code
|
## Build our 16 bit and 32 bit coreboot entry code
|
||||||
|
|
@ -99,7 +72,6 @@ end
|
||||||
|
|
||||||
mainboardinit cpu/x86/32bit/entry32.inc
|
mainboardinit cpu/x86/32bit/entry32.inc
|
||||||
|
|
||||||
if USE_DCACHE_RAM
|
|
||||||
if CONFIG_USE_INIT
|
if CONFIG_USE_INIT
|
||||||
ldscript /cpu/x86/32bit/entry32.lds
|
ldscript /cpu/x86/32bit/entry32.lds
|
||||||
end
|
end
|
||||||
|
|
@ -107,7 +79,6 @@ if USE_DCACHE_RAM
|
||||||
if CONFIG_USE_INIT
|
if CONFIG_USE_INIT
|
||||||
ldscript /cpu/amd/car/cache_as_ram.lds
|
ldscript /cpu/amd/car/cache_as_ram.lds
|
||||||
end
|
end
|
||||||
end
|
|
||||||
|
|
||||||
##
|
##
|
||||||
## Build our reset vector (This is where coreboot is entered)
|
## Build our reset vector (This is where coreboot is entered)
|
||||||
|
|
@ -120,24 +91,16 @@ else
|
||||||
ldscript /cpu/x86/32bit/reset32.lds
|
ldscript /cpu/x86/32bit/reset32.lds
|
||||||
end
|
end
|
||||||
|
|
||||||
if USE_DCACHE_RAM
|
|
||||||
else
|
|
||||||
### Should this be in the northbridge code?
|
|
||||||
mainboardinit arch/i386/lib/cpu_reset.inc
|
|
||||||
end
|
|
||||||
|
|
||||||
##
|
##
|
||||||
## Include an id string (For safe flashing)
|
## Include an id string (For safe flashing)
|
||||||
##
|
##
|
||||||
mainboardinit arch/i386/lib/id.inc
|
mainboardinit arch/i386/lib/id.inc
|
||||||
ldscript /arch/i386/lib/id.lds
|
ldscript /arch/i386/lib/id.lds
|
||||||
|
|
||||||
if USE_DCACHE_RAM
|
|
||||||
##
|
##
|
||||||
## Setup Cache-As-Ram
|
## Setup Cache-As-Ram
|
||||||
##
|
##
|
||||||
mainboardinit cpu/amd/car/cache_as_ram.inc
|
mainboardinit cpu/amd/car/cache_as_ram.inc
|
||||||
end
|
|
||||||
|
|
||||||
###
|
###
|
||||||
### This is the early phase of coreboot startup
|
### This is the early phase of coreboot startup
|
||||||
|
|
@ -145,12 +108,7 @@ end
|
||||||
### failover to another image.
|
### failover to another image.
|
||||||
###
|
###
|
||||||
if USE_FALLBACK_IMAGE
|
if USE_FALLBACK_IMAGE
|
||||||
if USE_DCACHE_RAM
|
|
||||||
ldscript /arch/i386/lib/failover.lds
|
ldscript /arch/i386/lib/failover.lds
|
||||||
else
|
|
||||||
ldscript /arch/i386/lib/failover.lds
|
|
||||||
mainboardinit ./failover.inc
|
|
||||||
end
|
|
||||||
end
|
end
|
||||||
|
|
||||||
###
|
###
|
||||||
|
|
@ -160,28 +118,12 @@ end
|
||||||
##
|
##
|
||||||
## Setup RAM
|
## Setup RAM
|
||||||
##
|
##
|
||||||
if USE_DCACHE_RAM
|
|
||||||
|
|
||||||
if CONFIG_USE_INIT
|
if CONFIG_USE_INIT
|
||||||
initobject auto.o
|
initobject auto.o
|
||||||
else
|
else
|
||||||
mainboardinit ./auto.inc
|
mainboardinit ./auto.inc
|
||||||
end
|
end
|
||||||
|
|
||||||
else
|
|
||||||
|
|
||||||
##
|
|
||||||
## Setup RAM
|
|
||||||
##
|
|
||||||
mainboardinit cpu/x86/fpu/enable_fpu.inc
|
|
||||||
mainboardinit cpu/x86/mmx/enable_mmx.inc
|
|
||||||
mainboardinit cpu/x86/sse/enable_sse.inc
|
|
||||||
mainboardinit ./auto.inc
|
|
||||||
mainboardinit cpu/x86/sse/disable_sse.inc
|
|
||||||
mainboardinit cpu/x86/mmx/disable_mmx.inc
|
|
||||||
|
|
||||||
end
|
|
||||||
|
|
||||||
##
|
##
|
||||||
## Include the secondary Configuration files
|
## Include the secondary Configuration files
|
||||||
##
|
##
|
||||||
|
|
|
||||||
|
|
@ -1,173 +0,0 @@
|
||||||
#define ASSEMBLY 1
|
|
||||||
|
|
||||||
#include <stdint.h>
|
|
||||||
#include <device/pci_def.h>
|
|
||||||
#include <arch/io.h>
|
|
||||||
#include <device/pnp_def.h>
|
|
||||||
#include <arch/romcc_io.h>
|
|
||||||
#include <cpu/x86/lapic.h>
|
|
||||||
#include <arch/cpu.h>
|
|
||||||
#include "option_table.h"
|
|
||||||
#include "pc80/mc146818rtc_early.c"
|
|
||||||
#include "pc80/serial.c"
|
|
||||||
#include "arch/i386/lib/console.c"
|
|
||||||
#include "ram/ramtest.c"
|
|
||||||
#include "northbridge/amd/amdk8/incoherent_ht.c"
|
|
||||||
#include "southbridge/amd/amd8111/amd8111_early_smbus.c"
|
|
||||||
#include "northbridge/amd/amdk8/raminit.h"
|
|
||||||
#include "cpu/amd/model_fxx/apic_timer.c"
|
|
||||||
#include "lib/delay.c"
|
|
||||||
#include "cpu/x86/lapic/boot_cpu.c"
|
|
||||||
#include "northbridge/amd/amdk8/reset_test.c"
|
|
||||||
#include "northbridge/amd/amdk8/debug.c"
|
|
||||||
#include <cpu/amd/model_fxx_rev.h>
|
|
||||||
#include "superio/winbond/w83627hf/w83627hf_early_serial.c"
|
|
||||||
#include "cpu/amd/mtrr/amd_earlymtrr.c"
|
|
||||||
#include "cpu/x86/bist.h"
|
|
||||||
#include "cpu/amd/dualcore/dualcore.c"
|
|
||||||
|
|
||||||
#define SERIAL_DEV PNP_DEV(0x2e, W83627HF_SP1)
|
|
||||||
|
|
||||||
/* Look up a which bus a given node/link combination is on.
|
|
||||||
* return 0 when we can't find the answer.
|
|
||||||
*/
|
|
||||||
static unsigned node_link_to_bus(unsigned node, unsigned link)
|
|
||||||
{
|
|
||||||
unsigned reg;
|
|
||||||
|
|
||||||
for(reg = 0xE0; reg < 0xF0; reg += 0x04) {
|
|
||||||
unsigned config_map;
|
|
||||||
config_map = pci_read_config32(PCI_DEV(0, 0x18, 1), reg);
|
|
||||||
if ((config_map & 3) != 3) {
|
|
||||||
continue;
|
|
||||||
}
|
|
||||||
if ((((config_map >> 4) & 7) == node) &&
|
|
||||||
(((config_map >> 8) & 3) == link))
|
|
||||||
{
|
|
||||||
return (config_map >> 16) & 0xff;
|
|
||||||
}
|
|
||||||
}
|
|
||||||
return 0;
|
|
||||||
}
|
|
||||||
|
|
||||||
static void hard_reset(void)
|
|
||||||
{
|
|
||||||
device_t dev;
|
|
||||||
|
|
||||||
/* Find the device */
|
|
||||||
dev = PCI_DEV(node_link_to_bus(0, 0), 0x04, 3);
|
|
||||||
|
|
||||||
set_bios_reset();
|
|
||||||
|
|
||||||
/* enable cf9 */
|
|
||||||
pci_write_config8(dev, 0x41, 0xf1);
|
|
||||||
/* reset */
|
|
||||||
outb(0x0e, 0x0cf9);
|
|
||||||
}
|
|
||||||
|
|
||||||
static void soft_reset(void)
|
|
||||||
{
|
|
||||||
device_t dev;
|
|
||||||
|
|
||||||
/* Find the device */
|
|
||||||
dev = PCI_DEV(node_link_to_bus(0, 0), 0x04, 0);
|
|
||||||
|
|
||||||
set_bios_reset();
|
|
||||||
pci_write_config8(dev, 0x47, 1);
|
|
||||||
}
|
|
||||||
|
|
||||||
static void memreset_setup(void)
|
|
||||||
{
|
|
||||||
if (is_cpu_pre_c0()) {
|
|
||||||
outb((0 << 7)|(0 << 6)|(0<<5)|(0<<4)|(1<<2)|(0<<0), SMBUS_IO_BASE + 0xc0 + 16); //REVC_MEMRST_EN=0
|
|
||||||
}
|
|
||||||
else {
|
|
||||||
outb((0 << 7)|(0 << 6)|(0<<5)|(0<<4)|(1<<2)|(1<<0), SMBUS_IO_BASE + 0xc0 + 16); //REVC_MEMRST_EN=1
|
|
||||||
}
|
|
||||||
outb((0 << 7)|(0 << 6)|(0<<5)|(0<<4)|(1<<2)|(0<<0), SMBUS_IO_BASE + 0xc0 + 17);
|
|
||||||
}
|
|
||||||
|
|
||||||
static void memreset(int controllers, const struct mem_controller *ctrl)
|
|
||||||
{
|
|
||||||
if (is_cpu_pre_c0()) {
|
|
||||||
udelay(800);
|
|
||||||
outb((0<<7)|(0<<6)|(0<<5)|(0<<4)|(1<<2)|(1<<0), SMBUS_IO_BASE + 0xc0 + 17); //REVB_MEMRST_L=1
|
|
||||||
udelay(90);
|
|
||||||
}
|
|
||||||
}
|
|
||||||
|
|
||||||
static inline void activate_spd_rom(const struct mem_controller *ctrl)
|
|
||||||
{
|
|
||||||
/* nothing to do */
|
|
||||||
}
|
|
||||||
|
|
||||||
static inline int spd_read_byte(unsigned device, unsigned address)
|
|
||||||
{
|
|
||||||
return smbus_read_byte(device, address);
|
|
||||||
}
|
|
||||||
|
|
||||||
|
|
||||||
#include "northbridge/amd/amdk8/setup_resource_map.c"
|
|
||||||
#include "northbridge/amd/amdk8/raminit.c"
|
|
||||||
#include "northbridge/amd/amdk8/coherent_ht.c"
|
|
||||||
#include "sdram/generic_sdram.c"
|
|
||||||
|
|
||||||
#include "northbridge/amd/amdk8/resourcemap.c"
|
|
||||||
|
|
||||||
#if CONFIG_LOGICAL_CPUS==1
|
|
||||||
#define SET_NB_CFG_54 1
|
|
||||||
#include "cpu/amd/dualcore/dualcore.c"
|
|
||||||
#endif
|
|
||||||
|
|
||||||
#define FIRST_CPU 1
|
|
||||||
#define SECOND_CPU 1
|
|
||||||
#define TOTAL_CPUS (FIRST_CPU + SECOND_CPU)
|
|
||||||
static void main(unsigned long bist)
|
|
||||||
{
|
|
||||||
static const struct mem_controller cpu[] = {
|
|
||||||
#if FIRST_CPU
|
|
||||||
{
|
|
||||||
.node_id = 0,
|
|
||||||
.f0 = PCI_DEV(0, 0x18, 0),
|
|
||||||
.f1 = PCI_DEV(0, 0x18, 1),
|
|
||||||
.f2 = PCI_DEV(0, 0x18, 2),
|
|
||||||
.f3 = PCI_DEV(0, 0x18, 3),
|
|
||||||
.channel0 = { (0xa<<3)|0, (0xa<<3)|2, 0, 0 },
|
|
||||||
.channel1 = { (0xa<<3)|1, (0xa<<3)|3, 0, 0 },
|
|
||||||
},
|
|
||||||
#endif
|
|
||||||
#if SECOND_CPU
|
|
||||||
{
|
|
||||||
.node_id = 1,
|
|
||||||
.f0 = PCI_DEV(0, 0x19, 0),
|
|
||||||
.f1 = PCI_DEV(0, 0x19, 1),
|
|
||||||
.f2 = PCI_DEV(0, 0x19, 2),
|
|
||||||
.f3 = PCI_DEV(0, 0x19, 3),
|
|
||||||
.channel0 = { (0xa<<3)|4, 0, 0, 0 },
|
|
||||||
.channel1 = { (0xa<<3)|5, 0, 0, 0 },
|
|
||||||
},
|
|
||||||
#endif
|
|
||||||
};
|
|
||||||
int needs_reset;
|
|
||||||
|
|
||||||
if (bist == 0) {
|
|
||||||
k8_init_and_stop_secondaries();
|
|
||||||
}
|
|
||||||
|
|
||||||
w83627hf_enable_serial(SERIAL_DEV, TTYS0_BASE);
|
|
||||||
uart_init();
|
|
||||||
console_init();
|
|
||||||
|
|
||||||
/* Halt if there was a built in self test failure */
|
|
||||||
report_bist_failure(bist);
|
|
||||||
|
|
||||||
setup_default_resource_map();
|
|
||||||
needs_reset = setup_coherent_ht_domain();
|
|
||||||
|
|
||||||
needs_reset |= ht_setup_chain(PCI_DEV(0, 0x18, 0), 0x80);
|
|
||||||
if (needs_reset) {
|
|
||||||
print_info("ht reset -\r\n");
|
|
||||||
soft_reset();
|
|
||||||
}
|
|
||||||
|
|
||||||
}
|
|
||||||
|
|
@ -1,68 +0,0 @@
|
||||||
#define ASSEMBLY 1
|
|
||||||
#include <stdint.h>
|
|
||||||
#include <device/pci_def.h>
|
|
||||||
#include <device/pci_ids.h>
|
|
||||||
#include <arch/io.h>
|
|
||||||
#include <arch/romcc_io.h>
|
|
||||||
#include <cpu/x86/lapic.h>
|
|
||||||
#include "pc80/mc146818rtc_early.c"
|
|
||||||
#include "southbridge/amd/amd8111/amd8111_enable_rom.c"
|
|
||||||
#include "northbridge/amd/amdk8/early_ht.c"
|
|
||||||
#include "cpu/x86/lapic/boot_cpu.c"
|
|
||||||
#include "cpu/x86/mtrr/earlymtrr.c"
|
|
||||||
#include "northbridge/amd/amdk8/reset_test.c"
|
|
||||||
|
|
||||||
#if CONFIG_LOGICAL_CPUS==1
|
|
||||||
#include "cpu/amd/dualcore/dualcore_id.c"
|
|
||||||
#endif
|
|
||||||
|
|
||||||
|
|
||||||
static unsigned long main(unsigned long bist)
|
|
||||||
{
|
|
||||||
/* Make cerain my local apic is useable */
|
|
||||||
enable_lapic();
|
|
||||||
|
|
||||||
/* Is this a cpu only reset? */
|
|
||||||
if (early_mtrr_init_detected()) {
|
|
||||||
if (last_boot_normal()) {
|
|
||||||
goto normal_image;
|
|
||||||
} else {
|
|
||||||
goto fallback_image;
|
|
||||||
}
|
|
||||||
}
|
|
||||||
/* Is this a secondary cpu? */
|
|
||||||
if (!boot_cpu()) {
|
|
||||||
if (last_boot_normal()) {
|
|
||||||
goto normal_image;
|
|
||||||
} else {
|
|
||||||
goto fallback_image;
|
|
||||||
}
|
|
||||||
}
|
|
||||||
|
|
||||||
/* Nothing special needs to be done to find bus 0 */
|
|
||||||
/* Allow the HT devices to be found */
|
|
||||||
enumerate_ht_chain();
|
|
||||||
|
|
||||||
/* Setup the 8111 */
|
|
||||||
amd8111_enable_rom();
|
|
||||||
|
|
||||||
/* Is this a deliberate reset by the bios */
|
|
||||||
if (bios_reset_detected() && last_boot_normal()) {
|
|
||||||
goto normal_image;
|
|
||||||
}
|
|
||||||
/* This is the primary cpu how should I boot? */
|
|
||||||
else if (do_normal_boot()) {
|
|
||||||
goto normal_image;
|
|
||||||
}
|
|
||||||
else {
|
|
||||||
goto fallback_image;
|
|
||||||
}
|
|
||||||
normal_image:
|
|
||||||
asm volatile ("jmp __normal_image"
|
|
||||||
: /* outputs */
|
|
||||||
: "a" (bist) /* inputs */
|
|
||||||
: /* clobbers */
|
|
||||||
);
|
|
||||||
fallback_image:
|
|
||||||
return bist;
|
|
||||||
}
|
|
||||||
|
|
@ -44,7 +44,6 @@ driver mainboard.o
|
||||||
object get_bus_conf.o
|
object get_bus_conf.o
|
||||||
if HAVE_MP_TABLE object mptable.o end
|
if HAVE_MP_TABLE object mptable.o end
|
||||||
if HAVE_PIRQ_TABLE object irq_tables.o end
|
if HAVE_PIRQ_TABLE object irq_tables.o end
|
||||||
if USE_DCACHE_RAM
|
|
||||||
|
|
||||||
if CONFIG_USE_INIT
|
if CONFIG_USE_INIT
|
||||||
|
|
||||||
|
|
@ -62,32 +61,6 @@ makerule ./auto.inc
|
||||||
action "perl -e 's/\.text/.section .rom.text/g' -pi $@"
|
action "perl -e 's/\.text/.section .rom.text/g' -pi $@"
|
||||||
end
|
end
|
||||||
|
|
||||||
end
|
|
||||||
else
|
|
||||||
|
|
||||||
|
|
||||||
##
|
|
||||||
## Romcc output
|
|
||||||
##
|
|
||||||
makerule ./failover.E
|
|
||||||
depends "$(MAINBOARD)/failover.c ../romcc"
|
|
||||||
action "../romcc -E -O --label-prefix=failover -I$(TOP)/src -I. $(CPPFLAGS) $(MAINBOARD)/failover.c -o $@"
|
|
||||||
end
|
|
||||||
|
|
||||||
makerule ./failover.inc
|
|
||||||
depends "$(MAINBOARD)/failover.c ../romcc"
|
|
||||||
action "../romcc -O --label-prefix=failover -I$(TOP)/src -I. $(CPPFLAGS) $(MAINBOARD)/failover.c -o $@"
|
|
||||||
end
|
|
||||||
|
|
||||||
makerule ./auto.E
|
|
||||||
depends "$(MAINBOARD)/auto.c option_table.h ../romcc"
|
|
||||||
action "../romcc -E -mcpu=k8 -O2 -I$(TOP)/src -I. $(CPPFLAGS) $(MAINBOARD)/auto.c -o $@"
|
|
||||||
end
|
|
||||||
makerule ./auto.inc
|
|
||||||
depends "$(MAINBOARD)/auto.c option_table.h ../romcc"
|
|
||||||
action "../romcc -mcpu=k8 -O2 -I$(TOP)/src -I. $(CPPFLAGS) $(MAINBOARD)/auto.c -o $@"
|
|
||||||
end
|
|
||||||
|
|
||||||
end
|
end
|
||||||
##
|
##
|
||||||
## Build our 16 bit and 32 bit coreboot entry code
|
## Build our 16 bit and 32 bit coreboot entry code
|
||||||
|
|
@ -99,7 +72,6 @@ end
|
||||||
|
|
||||||
mainboardinit cpu/x86/32bit/entry32.inc
|
mainboardinit cpu/x86/32bit/entry32.inc
|
||||||
|
|
||||||
if USE_DCACHE_RAM
|
|
||||||
if CONFIG_USE_INIT
|
if CONFIG_USE_INIT
|
||||||
ldscript /cpu/x86/32bit/entry32.lds
|
ldscript /cpu/x86/32bit/entry32.lds
|
||||||
end
|
end
|
||||||
|
|
@ -107,7 +79,6 @@ if USE_DCACHE_RAM
|
||||||
if CONFIG_USE_INIT
|
if CONFIG_USE_INIT
|
||||||
ldscript /cpu/amd/car/cache_as_ram.lds
|
ldscript /cpu/amd/car/cache_as_ram.lds
|
||||||
end
|
end
|
||||||
end
|
|
||||||
|
|
||||||
##
|
##
|
||||||
## Build our reset vector (This is where coreboot is entered)
|
## Build our reset vector (This is where coreboot is entered)
|
||||||
|
|
@ -120,24 +91,16 @@ else
|
||||||
ldscript /cpu/x86/32bit/reset32.lds
|
ldscript /cpu/x86/32bit/reset32.lds
|
||||||
end
|
end
|
||||||
|
|
||||||
if USE_DCACHE_RAM
|
|
||||||
else
|
|
||||||
### Should this be in the northbridge code?
|
|
||||||
mainboardinit arch/i386/lib/cpu_reset.inc
|
|
||||||
end
|
|
||||||
|
|
||||||
##
|
##
|
||||||
## Include an id string (For safe flashing)
|
## Include an id string (For safe flashing)
|
||||||
##
|
##
|
||||||
mainboardinit arch/i386/lib/id.inc
|
mainboardinit arch/i386/lib/id.inc
|
||||||
ldscript /arch/i386/lib/id.lds
|
ldscript /arch/i386/lib/id.lds
|
||||||
|
|
||||||
if USE_DCACHE_RAM
|
|
||||||
##
|
##
|
||||||
## Setup Cache-As-Ram
|
## Setup Cache-As-Ram
|
||||||
##
|
##
|
||||||
mainboardinit cpu/amd/car/cache_as_ram.inc
|
mainboardinit cpu/amd/car/cache_as_ram.inc
|
||||||
end
|
|
||||||
|
|
||||||
###
|
###
|
||||||
### This is the early phase of coreboot startup
|
### This is the early phase of coreboot startup
|
||||||
|
|
@ -145,12 +108,7 @@ end
|
||||||
### failover to another image.
|
### failover to another image.
|
||||||
###
|
###
|
||||||
if USE_FALLBACK_IMAGE
|
if USE_FALLBACK_IMAGE
|
||||||
if USE_DCACHE_RAM
|
|
||||||
ldscript /arch/i386/lib/failover.lds
|
ldscript /arch/i386/lib/failover.lds
|
||||||
else
|
|
||||||
ldscript /arch/i386/lib/failover.lds
|
|
||||||
mainboardinit ./failover.inc
|
|
||||||
end
|
|
||||||
end
|
end
|
||||||
|
|
||||||
###
|
###
|
||||||
|
|
@ -160,28 +118,12 @@ end
|
||||||
##
|
##
|
||||||
## Setup RAM
|
## Setup RAM
|
||||||
##
|
##
|
||||||
if USE_DCACHE_RAM
|
|
||||||
|
|
||||||
if CONFIG_USE_INIT
|
if CONFIG_USE_INIT
|
||||||
initobject auto.o
|
initobject auto.o
|
||||||
else
|
else
|
||||||
mainboardinit ./auto.inc
|
mainboardinit ./auto.inc
|
||||||
end
|
end
|
||||||
|
|
||||||
else
|
|
||||||
|
|
||||||
##
|
|
||||||
## Setup RAM
|
|
||||||
##
|
|
||||||
mainboardinit cpu/x86/fpu/enable_fpu.inc
|
|
||||||
mainboardinit cpu/x86/mmx/enable_mmx.inc
|
|
||||||
mainboardinit cpu/x86/sse/enable_sse.inc
|
|
||||||
mainboardinit ./auto.inc
|
|
||||||
mainboardinit cpu/x86/sse/disable_sse.inc
|
|
||||||
mainboardinit cpu/x86/mmx/disable_mmx.inc
|
|
||||||
|
|
||||||
end
|
|
||||||
|
|
||||||
##
|
##
|
||||||
## Include the secondary Configuration files
|
## Include the secondary Configuration files
|
||||||
##
|
##
|
||||||
|
|
|
||||||
|
|
@ -1,178 +0,0 @@
|
||||||
#define ASSEMBLY 1
|
|
||||||
|
|
||||||
#include <stdint.h>
|
|
||||||
#include <device/pci_def.h>
|
|
||||||
#include <arch/io.h>
|
|
||||||
#include <device/pnp_def.h>
|
|
||||||
#include <arch/romcc_io.h>
|
|
||||||
#include <cpu/x86/lapic.h>
|
|
||||||
#include <arch/cpu.h>
|
|
||||||
#include <stdlib.h>
|
|
||||||
#include "option_table.h"
|
|
||||||
#include "pc80/mc146818rtc_early.c"
|
|
||||||
#include "pc80/serial.c"
|
|
||||||
#include "arch/i386/lib/console.c"
|
|
||||||
#include "ram/ramtest.c"
|
|
||||||
#include "northbridge/amd/amdk8/incoherent_ht.c"
|
|
||||||
#include "southbridge/amd/amd8111/amd8111_early_smbus.c"
|
|
||||||
#include "northbridge/amd/amdk8/raminit.h"
|
|
||||||
#include "cpu/amd/model_fxx/apic_timer.c"
|
|
||||||
#include "lib/delay.c"
|
|
||||||
#include "cpu/x86/lapic/boot_cpu.c"
|
|
||||||
#include "northbridge/amd/amdk8/reset_test.c"
|
|
||||||
#include "northbridge/amd/amdk8/debug.c"
|
|
||||||
#include "superio/winbond/w83627hf/w83627hf_early_serial.c"
|
|
||||||
#include "cpu/amd/mtrr/amd_earlymtrr.c"
|
|
||||||
#include "cpu/x86/bist.h"
|
|
||||||
#include "cpu/amd/dualcore/dualcore.c"
|
|
||||||
|
|
||||||
#define SERIAL_DEV PNP_DEV(0x2e, W83627HF_SP1)
|
|
||||||
|
|
||||||
/* Look up a which bus a given node/link combination is on.
|
|
||||||
* return 0 when we can't find the answer.
|
|
||||||
*/
|
|
||||||
static unsigned node_link_to_bus(unsigned node, unsigned link)
|
|
||||||
{
|
|
||||||
unsigned reg;
|
|
||||||
|
|
||||||
for(reg = 0xE0; reg < 0xF0; reg += 0x04) {
|
|
||||||
unsigned config_map;
|
|
||||||
config_map = pci_read_config32(PCI_DEV(0, 0x18, 1), reg);
|
|
||||||
if ((config_map & 3) != 3) {
|
|
||||||
continue;
|
|
||||||
}
|
|
||||||
if ((((config_map >> 4) & 7) == node) &&
|
|
||||||
(((config_map >> 8) & 3) == link))
|
|
||||||
{
|
|
||||||
return (config_map >> 16) & 0xff;
|
|
||||||
}
|
|
||||||
}
|
|
||||||
return 0;
|
|
||||||
}
|
|
||||||
|
|
||||||
static void hard_reset(void)
|
|
||||||
{
|
|
||||||
device_t dev;
|
|
||||||
|
|
||||||
/* Find the device */
|
|
||||||
dev = PCI_DEV(node_link_to_bus(0, 2), 0x04, 3);
|
|
||||||
|
|
||||||
set_bios_reset();
|
|
||||||
|
|
||||||
/* enable cf9 */
|
|
||||||
pci_write_config8(dev, 0x41, 0xf1);
|
|
||||||
/* reset */
|
|
||||||
outb(0x0e, 0x0cf9);
|
|
||||||
}
|
|
||||||
|
|
||||||
static void soft_reset(void)
|
|
||||||
{
|
|
||||||
device_t dev;
|
|
||||||
|
|
||||||
/* Find the device */
|
|
||||||
dev = PCI_DEV(node_link_to_bus(0, 2), 0x04, 0);
|
|
||||||
|
|
||||||
set_bios_reset();
|
|
||||||
pci_write_config8(dev, 0x47, 1);
|
|
||||||
}
|
|
||||||
|
|
||||||
static void memreset_setup(void)
|
|
||||||
{
|
|
||||||
if (is_cpu_pre_c0()) {
|
|
||||||
outb((0 << 7)|(0 << 6)|(0<<5)|(0<<4)|(1<<2)|(0<<0), SMBUS_IO_BASE + 0xc0 + 16); //REVC_MEMRST_EN=0
|
|
||||||
}
|
|
||||||
else {
|
|
||||||
outb((0 << 7)|(0 << 6)|(0<<5)|(0<<4)|(1<<2)|(1<<0), SMBUS_IO_BASE + 0xc0 + 16); //REVC_MEMRST_EN=1
|
|
||||||
}
|
|
||||||
outb((0 << 7)|(0 << 6)|(0<<5)|(0<<4)|(1<<2)|(0<<0), SMBUS_IO_BASE + 0xc0 + 17);
|
|
||||||
}
|
|
||||||
|
|
||||||
static void memreset(int controllers, const struct mem_controller *ctrl)
|
|
||||||
{
|
|
||||||
if (is_cpu_pre_c0()) {
|
|
||||||
udelay(800);
|
|
||||||
outb((0<<7)|(0<<6)|(0<<5)|(0<<4)|(1<<2)|(1<<0), SMBUS_IO_BASE + 0xc0 + 17); //REVB_MEMRST_L=1
|
|
||||||
udelay(90);
|
|
||||||
}
|
|
||||||
}
|
|
||||||
|
|
||||||
static inline void activate_spd_rom(const struct mem_controller *ctrl)
|
|
||||||
{
|
|
||||||
/* nothing to do */
|
|
||||||
}
|
|
||||||
|
|
||||||
static inline int spd_read_byte(unsigned device, unsigned address)
|
|
||||||
{
|
|
||||||
return smbus_read_byte(device, address);
|
|
||||||
}
|
|
||||||
|
|
||||||
//#include "northbridge/amd/amdk8/setup_resource_map.c"
|
|
||||||
#define QRANK_DIMM_SUPPORT 1
|
|
||||||
#include "northbridge/amd/amdk8/raminit.c"
|
|
||||||
#include "northbridge/amd/amdk8/coherent_ht.c"
|
|
||||||
#include "sdram/generic_sdram.c"
|
|
||||||
|
|
||||||
/* tyan does not want the default */
|
|
||||||
#include "resourcemap.c"
|
|
||||||
|
|
||||||
#define FIRST_CPU 1
|
|
||||||
#define SECOND_CPU 1
|
|
||||||
#define TOTAL_CPUS (FIRST_CPU + SECOND_CPU)
|
|
||||||
static void main(unsigned long bist)
|
|
||||||
{
|
|
||||||
static const struct mem_controller cpu[] = {
|
|
||||||
#if FIRST_CPU
|
|
||||||
{
|
|
||||||
.node_id = 0,
|
|
||||||
.f0 = PCI_DEV(0, 0x18, 0),
|
|
||||||
.f1 = PCI_DEV(0, 0x18, 1),
|
|
||||||
.f2 = PCI_DEV(0, 0x18, 2),
|
|
||||||
.f3 = PCI_DEV(0, 0x18, 3),
|
|
||||||
.channel0 = { (0xa<<3)|0, (0xa<<3)|2, 0, 0 },
|
|
||||||
.channel1 = { (0xa<<3)|1, (0xa<<3)|3, 0, 0 },
|
|
||||||
},
|
|
||||||
#endif
|
|
||||||
#if SECOND_CPU
|
|
||||||
{
|
|
||||||
.node_id = 1,
|
|
||||||
.f0 = PCI_DEV(0, 0x19, 0),
|
|
||||||
.f1 = PCI_DEV(0, 0x19, 1),
|
|
||||||
.f2 = PCI_DEV(0, 0x19, 2),
|
|
||||||
.f3 = PCI_DEV(0, 0x19, 3),
|
|
||||||
.channel0 = { (0xa<<3)|4, (0xa<<3)|6, 0, 0 },
|
|
||||||
.channel1 = { (0xa<<3)|5, (0xa<<3)|7, 0, 0 },
|
|
||||||
},
|
|
||||||
#endif
|
|
||||||
};
|
|
||||||
int needs_reset;
|
|
||||||
#if CONFIG_LOGICAL_CPUS==1
|
|
||||||
struct node_core_id id;
|
|
||||||
#else
|
|
||||||
unsigned nodeid;
|
|
||||||
#endif
|
|
||||||
|
|
||||||
if (bist == 0) {
|
|
||||||
k8_init_and_stop_secondaries();
|
|
||||||
}
|
|
||||||
|
|
||||||
w83627hf_enable_serial(SERIAL_DEV, TTYS0_BASE);
|
|
||||||
uart_init();
|
|
||||||
console_init();
|
|
||||||
|
|
||||||
/* Halt if there was a built in self test failure */
|
|
||||||
// report_bist_failure(bist);
|
|
||||||
|
|
||||||
setup_s2881_resource_map();
|
|
||||||
needs_reset = setup_coherent_ht_domain();
|
|
||||||
// automatically set that for you, but you might meet tight space
|
|
||||||
needs_reset |= ht_setup_chains_x();
|
|
||||||
if (needs_reset) {
|
|
||||||
print_info("ht reset -\r\n");
|
|
||||||
soft_reset();
|
|
||||||
}
|
|
||||||
|
|
||||||
enable_smbus();
|
|
||||||
memreset_setup();
|
|
||||||
sdram_initialize(ARRAY_SIZE(cpu), cpu);
|
|
||||||
|
|
||||||
}
|
|
||||||
|
|
@ -1,69 +0,0 @@
|
||||||
#define ASSEMBLY 1
|
|
||||||
#include <stdint.h>
|
|
||||||
#include <device/pci_def.h>
|
|
||||||
#include <device/pci_ids.h>
|
|
||||||
#include <arch/io.h>
|
|
||||||
#include <arch/romcc_io.h>
|
|
||||||
#include <cpu/x86/lapic.h>
|
|
||||||
#include "pc80/mc146818rtc_early.c"
|
|
||||||
#include "southbridge/amd/amd8111/amd8111_enable_rom.c"
|
|
||||||
#include "northbridge/amd/amdk8/early_ht.c"
|
|
||||||
#include "cpu/x86/lapic/boot_cpu.c"
|
|
||||||
#include "cpu/x86/mtrr/earlymtrr.c"
|
|
||||||
#include "northbridge/amd/amdk8/reset_test.c"
|
|
||||||
|
|
||||||
#if CONFIG_LOGICAL_CPUS==1
|
|
||||||
#include "cpu/amd/dualcore/dualcore_id.c"
|
|
||||||
#endif
|
|
||||||
|
|
||||||
|
|
||||||
static unsigned long main(unsigned long bist)
|
|
||||||
{
|
|
||||||
/* Make cerain my local apic is useable */
|
|
||||||
enable_lapic();
|
|
||||||
|
|
||||||
/* Is this a cpu only reset? */
|
|
||||||
if (early_mtrr_init_detected()) {
|
|
||||||
if (last_boot_normal()) {
|
|
||||||
goto normal_image;
|
|
||||||
} else {
|
|
||||||
goto fallback_image;
|
|
||||||
}
|
|
||||||
}
|
|
||||||
/* Is this a secondary cpu? */
|
|
||||||
if (!boot_cpu()) {
|
|
||||||
if (last_boot_normal()) {
|
|
||||||
goto normal_image;
|
|
||||||
} else {
|
|
||||||
goto fallback_image;
|
|
||||||
}
|
|
||||||
}
|
|
||||||
|
|
||||||
|
|
||||||
/* Nothing special needs to be done to find bus 0 */
|
|
||||||
/* Allow the HT devices to be found */
|
|
||||||
enumerate_ht_chain();
|
|
||||||
|
|
||||||
/* Setup the 8111 */
|
|
||||||
amd8111_enable_rom();
|
|
||||||
|
|
||||||
/* Is this a deliberate reset by the bios */
|
|
||||||
if (bios_reset_detected() && last_boot_normal()) {
|
|
||||||
goto normal_image;
|
|
||||||
}
|
|
||||||
/* This is the primary cpu how should I boot? */
|
|
||||||
else if (do_normal_boot()) {
|
|
||||||
goto normal_image;
|
|
||||||
}
|
|
||||||
else {
|
|
||||||
goto fallback_image;
|
|
||||||
}
|
|
||||||
normal_image:
|
|
||||||
asm volatile ("jmp __normal_image"
|
|
||||||
: /* outputs */
|
|
||||||
: "a" (bist) /* inputs */
|
|
||||||
: /* clobbers */
|
|
||||||
);
|
|
||||||
fallback_image:
|
|
||||||
return bist;
|
|
||||||
}
|
|
||||||
|
|
@ -45,8 +45,6 @@ driver mainboard.o
|
||||||
if HAVE_MP_TABLE object mptable.o end
|
if HAVE_MP_TABLE object mptable.o end
|
||||||
if HAVE_PIRQ_TABLE object irq_tables.o end
|
if HAVE_PIRQ_TABLE object irq_tables.o end
|
||||||
|
|
||||||
if USE_DCACHE_RAM
|
|
||||||
|
|
||||||
if CONFIG_USE_INIT
|
if CONFIG_USE_INIT
|
||||||
|
|
||||||
makerule ./auto.o
|
makerule ./auto.o
|
||||||
|
|
@ -63,31 +61,6 @@ makerule ./auto.inc
|
||||||
action "perl -e 's/\.text/.section .rom.text/g' -pi $@"
|
action "perl -e 's/\.text/.section .rom.text/g' -pi $@"
|
||||||
end
|
end
|
||||||
|
|
||||||
end
|
|
||||||
else
|
|
||||||
|
|
||||||
##
|
|
||||||
## Romcc output
|
|
||||||
##
|
|
||||||
makerule ./failover.E
|
|
||||||
depends "$(MAINBOARD)/failover.c ../romcc"
|
|
||||||
action "../romcc -E -O --label-prefix=failover -I$(TOP)/src -I. $(CPPFLAGS) $(MAINBOARD)/failover.c -o $@"
|
|
||||||
end
|
|
||||||
|
|
||||||
makerule ./failover.inc
|
|
||||||
depends "$(MAINBOARD)/failover.c ../romcc"
|
|
||||||
action "../romcc -O --label-prefix=failover -I$(TOP)/src -I. $(CPPFLAGS) $(MAINBOARD)/failover.c -o $@"
|
|
||||||
end
|
|
||||||
|
|
||||||
makerule ./auto.E
|
|
||||||
depends "$(MAINBOARD)/auto.c option_table.h ../romcc"
|
|
||||||
action "../romcc -E -mcpu=k8 -O2 -I$(TOP)/src -I. $(CPPFLAGS) $(MAINBOARD)/auto.c -o $@"
|
|
||||||
end
|
|
||||||
makerule ./auto.inc
|
|
||||||
depends "$(MAINBOARD)/auto.c option_table.h ../romcc"
|
|
||||||
action "../romcc -mcpu=k8 -O2 -I$(TOP)/src -I. $(CPPFLAGS) $(MAINBOARD)/auto.c -o $@"
|
|
||||||
end
|
|
||||||
|
|
||||||
end
|
end
|
||||||
##
|
##
|
||||||
## Build our 16 bit and 32 bit coreboot entry code
|
## Build our 16 bit and 32 bit coreboot entry code
|
||||||
|
|
@ -99,7 +72,6 @@ end
|
||||||
|
|
||||||
mainboardinit cpu/x86/32bit/entry32.inc
|
mainboardinit cpu/x86/32bit/entry32.inc
|
||||||
|
|
||||||
if USE_DCACHE_RAM
|
|
||||||
if CONFIG_USE_INIT
|
if CONFIG_USE_INIT
|
||||||
ldscript /cpu/x86/32bit/entry32.lds
|
ldscript /cpu/x86/32bit/entry32.lds
|
||||||
end
|
end
|
||||||
|
|
@ -107,7 +79,6 @@ if USE_DCACHE_RAM
|
||||||
if CONFIG_USE_INIT
|
if CONFIG_USE_INIT
|
||||||
ldscript /cpu/amd/car/cache_as_ram.lds
|
ldscript /cpu/amd/car/cache_as_ram.lds
|
||||||
end
|
end
|
||||||
end
|
|
||||||
|
|
||||||
##
|
##
|
||||||
## Build our reset vector (This is where coreboot is entered)
|
## Build our reset vector (This is where coreboot is entered)
|
||||||
|
|
@ -120,24 +91,16 @@ else
|
||||||
ldscript /cpu/x86/32bit/reset32.lds
|
ldscript /cpu/x86/32bit/reset32.lds
|
||||||
end
|
end
|
||||||
|
|
||||||
if USE_DCACHE_RAM
|
|
||||||
else
|
|
||||||
### Should this be in the northbridge code?
|
|
||||||
mainboardinit arch/i386/lib/cpu_reset.inc
|
|
||||||
end
|
|
||||||
|
|
||||||
##
|
##
|
||||||
## Include an id string (For safe flashing)
|
## Include an id string (For safe flashing)
|
||||||
##
|
##
|
||||||
mainboardinit arch/i386/lib/id.inc
|
mainboardinit arch/i386/lib/id.inc
|
||||||
ldscript /arch/i386/lib/id.lds
|
ldscript /arch/i386/lib/id.lds
|
||||||
|
|
||||||
if USE_DCACHE_RAM
|
|
||||||
##
|
##
|
||||||
## Setup Cache-As-Ram
|
## Setup Cache-As-Ram
|
||||||
##
|
##
|
||||||
mainboardinit cpu/amd/car/cache_as_ram.inc
|
mainboardinit cpu/amd/car/cache_as_ram.inc
|
||||||
end
|
|
||||||
|
|
||||||
###
|
###
|
||||||
### This is the early phase of coreboot startup
|
### This is the early phase of coreboot startup
|
||||||
|
|
@ -145,12 +108,7 @@ end
|
||||||
### failover to another image.
|
### failover to another image.
|
||||||
###
|
###
|
||||||
if USE_FALLBACK_IMAGE
|
if USE_FALLBACK_IMAGE
|
||||||
if USE_DCACHE_RAM
|
|
||||||
ldscript /arch/i386/lib/failover.lds
|
ldscript /arch/i386/lib/failover.lds
|
||||||
else
|
|
||||||
ldscript /arch/i386/lib/failover.lds
|
|
||||||
mainboardinit ./failover.inc
|
|
||||||
end
|
|
||||||
end
|
end
|
||||||
|
|
||||||
###
|
###
|
||||||
|
|
@ -160,28 +118,12 @@ end
|
||||||
##
|
##
|
||||||
## Setup RAM
|
## Setup RAM
|
||||||
##
|
##
|
||||||
if USE_DCACHE_RAM
|
|
||||||
|
|
||||||
if CONFIG_USE_INIT
|
if CONFIG_USE_INIT
|
||||||
initobject auto.o
|
initobject auto.o
|
||||||
else
|
else
|
||||||
mainboardinit ./auto.inc
|
mainboardinit ./auto.inc
|
||||||
end
|
end
|
||||||
|
|
||||||
else
|
|
||||||
|
|
||||||
##
|
|
||||||
## Setup RAM
|
|
||||||
##
|
|
||||||
mainboardinit cpu/x86/fpu/enable_fpu.inc
|
|
||||||
mainboardinit cpu/x86/mmx/enable_mmx.inc
|
|
||||||
mainboardinit cpu/x86/sse/enable_sse.inc
|
|
||||||
mainboardinit ./auto.inc
|
|
||||||
mainboardinit cpu/x86/sse/disable_sse.inc
|
|
||||||
mainboardinit cpu/x86/mmx/disable_mmx.inc
|
|
||||||
|
|
||||||
end
|
|
||||||
|
|
||||||
##
|
##
|
||||||
## Include the secondary Configuration files
|
## Include the secondary Configuration files
|
||||||
##
|
##
|
||||||
|
|
|
||||||
|
|
@ -1,182 +0,0 @@
|
||||||
#define ASSEMBLY 1
|
|
||||||
|
|
||||||
#include <stdint.h>
|
|
||||||
#include <device/pci_def.h>
|
|
||||||
#include <arch/io.h>
|
|
||||||
#include <device/pnp_def.h>
|
|
||||||
#include <arch/romcc_io.h>
|
|
||||||
#include <cpu/x86/lapic.h>
|
|
||||||
#include <arch/cpu.h>
|
|
||||||
#include <stdlib.h>
|
|
||||||
#include "option_table.h"
|
|
||||||
#include "pc80/mc146818rtc_early.c"
|
|
||||||
#include "pc80/serial.c"
|
|
||||||
#include "arch/i386/lib/console.c"
|
|
||||||
#include "ram/ramtest.c"
|
|
||||||
#include "northbridge/amd/amdk8/incoherent_ht.c"
|
|
||||||
#include "southbridge/amd/amd8111/amd8111_early_smbus.c"
|
|
||||||
#include "northbridge/amd/amdk8/raminit.h"
|
|
||||||
#include "cpu/amd/model_fxx/apic_timer.c"
|
|
||||||
#include "lib/delay.c"
|
|
||||||
#include "cpu/x86/lapic/boot_cpu.c"
|
|
||||||
#include "northbridge/amd/amdk8/reset_test.c"
|
|
||||||
#include "northbridge/amd/amdk8/debug.c"
|
|
||||||
#include <cpu/amd/model_fxx_rev.h>
|
|
||||||
#include "superio/winbond/w83627hf/w83627hf_early_serial.c"
|
|
||||||
#include "cpu/amd/mtrr/amd_earlymtrr.c"
|
|
||||||
#include "cpu/x86/bist.h"
|
|
||||||
#include "cpu/amd/dualcore/dualcore.c"
|
|
||||||
|
|
||||||
#define SERIAL_DEV PNP_DEV(0x2e, W83627HF_SP1)
|
|
||||||
|
|
||||||
/* Look up a which bus a given node/link combination is on.
|
|
||||||
* return 0 when we can't find the answer.
|
|
||||||
*/
|
|
||||||
static unsigned node_link_to_bus(unsigned node, unsigned link)
|
|
||||||
{
|
|
||||||
unsigned reg;
|
|
||||||
|
|
||||||
for(reg = 0xE0; reg < 0xF0; reg += 0x04) {
|
|
||||||
unsigned config_map;
|
|
||||||
config_map = pci_read_config32(PCI_DEV(0, 0x18, 1), reg);
|
|
||||||
if ((config_map & 3) != 3) {
|
|
||||||
continue;
|
|
||||||
}
|
|
||||||
if ((((config_map >> 4) & 7) == node) &&
|
|
||||||
(((config_map >> 8) & 3) == link))
|
|
||||||
{
|
|
||||||
return (config_map >> 16) & 0xff;
|
|
||||||
}
|
|
||||||
}
|
|
||||||
return 0;
|
|
||||||
}
|
|
||||||
|
|
||||||
static void hard_reset(void)
|
|
||||||
{
|
|
||||||
device_t dev;
|
|
||||||
|
|
||||||
/* Find the device */
|
|
||||||
dev = PCI_DEV(node_link_to_bus(0, 0), 0x04, 3);
|
|
||||||
|
|
||||||
set_bios_reset();
|
|
||||||
|
|
||||||
/* enable cf9 */
|
|
||||||
pci_write_config8(dev, 0x41, 0xf1);
|
|
||||||
/* reset */
|
|
||||||
outb(0x0e, 0x0cf9);
|
|
||||||
}
|
|
||||||
|
|
||||||
static void soft_reset(void)
|
|
||||||
{
|
|
||||||
device_t dev;
|
|
||||||
|
|
||||||
/* Find the device */
|
|
||||||
dev = PCI_DEV(node_link_to_bus(0, 0), 0x04, 0);
|
|
||||||
|
|
||||||
set_bios_reset();
|
|
||||||
pci_write_config8(dev, 0x47, 1);
|
|
||||||
}
|
|
||||||
|
|
||||||
#define REV_B_RESET 0
|
|
||||||
static void memreset_setup(void)
|
|
||||||
{
|
|
||||||
if (is_cpu_pre_c0()) {
|
|
||||||
outb((0 << 7)|(0 << 6)|(0<<5)|(0<<4)|(1<<2)|(0<<0), SMBUS_IO_BASE + 0xc0 + 16); //REVC_MEMRST_EN=0
|
|
||||||
}
|
|
||||||
else {
|
|
||||||
outb((0 << 7)|(0 << 6)|(0<<5)|(0<<4)|(1<<2)|(1<<0), SMBUS_IO_BASE + 0xc0 + 16); //REVC_MEMRST_EN=1
|
|
||||||
}
|
|
||||||
outb((0 << 7)|(0 << 6)|(0<<5)|(0<<4)|(1<<2)|(0<<0), SMBUS_IO_BASE + 0xc0 + 17);
|
|
||||||
}
|
|
||||||
|
|
||||||
static void memreset(int controllers, const struct mem_controller *ctrl)
|
|
||||||
{
|
|
||||||
if (is_cpu_pre_c0()) {
|
|
||||||
udelay(800);
|
|
||||||
outb((0<<7)|(0<<6)|(0<<5)|(0<<4)|(1<<2)|(1<<0), SMBUS_IO_BASE + 0xc0 + 17); //REVB_MEMRST_L=1
|
|
||||||
udelay(90);
|
|
||||||
}
|
|
||||||
}
|
|
||||||
|
|
||||||
static inline void activate_spd_rom(const struct mem_controller *ctrl)
|
|
||||||
{
|
|
||||||
/* nothing to do */
|
|
||||||
}
|
|
||||||
|
|
||||||
static inline int spd_read_byte(unsigned device, unsigned address)
|
|
||||||
{
|
|
||||||
return smbus_read_byte(device, address);
|
|
||||||
}
|
|
||||||
|
|
||||||
#include "northbridge/amd/amdk8/setup_resource_map.c"
|
|
||||||
#define QRANK_DIMM_SUPPORT 1
|
|
||||||
#include "northbridge/amd/amdk8/raminit.c"
|
|
||||||
#include "northbridge/amd/amdk8/resourcemap.c"
|
|
||||||
#include "northbridge/amd/amdk8/coherent_ht.c"
|
|
||||||
#include "sdram/generic_sdram.c"
|
|
||||||
|
|
||||||
#define FIRST_CPU 1
|
|
||||||
#define SECOND_CPU 1
|
|
||||||
#define TOTAL_CPUS (FIRST_CPU + SECOND_CPU)
|
|
||||||
static void main(unsigned long bist)
|
|
||||||
{
|
|
||||||
/*
|
|
||||||
* GPIO28 of 8111 will control H0_MEMRESET_L
|
|
||||||
* GPIO29 of 8111 will control H1_MEMRESET_L
|
|
||||||
*/
|
|
||||||
static const struct mem_controller cpu[] = {
|
|
||||||
#if FIRST_CPU
|
|
||||||
{
|
|
||||||
.node_id = 0,
|
|
||||||
.f0 = PCI_DEV(0, 0x18, 0),
|
|
||||||
.f1 = PCI_DEV(0, 0x18, 1),
|
|
||||||
.f2 = PCI_DEV(0, 0x18, 2),
|
|
||||||
.f3 = PCI_DEV(0, 0x18, 3),
|
|
||||||
.channel0 = { (0xa<<3)|0, (0xa<<3)|2, 0, 0 },
|
|
||||||
.channel1 = { (0xa<<3)|1, (0xa<<3)|3, 0, 0 },
|
|
||||||
},
|
|
||||||
#endif
|
|
||||||
#if SECOND_CPU
|
|
||||||
{
|
|
||||||
.node_id = 1,
|
|
||||||
.f0 = PCI_DEV(0, 0x19, 0),
|
|
||||||
.f1 = PCI_DEV(0, 0x19, 1),
|
|
||||||
.f2 = PCI_DEV(0, 0x19, 2),
|
|
||||||
.f3 = PCI_DEV(0, 0x19, 3),
|
|
||||||
.channel0 = { (0xa<<3)|4, (0xa<<3)|6, 0, 0 },
|
|
||||||
.channel1 = { (0xa<<3)|5, (0xa<<3)|7, 0, 0 },
|
|
||||||
},
|
|
||||||
#endif
|
|
||||||
};
|
|
||||||
|
|
||||||
int needs_reset;
|
|
||||||
#if CONFIG_LOGICAL_CPUS==1
|
|
||||||
struct node_core_id id;
|
|
||||||
#else
|
|
||||||
unsigned nodeid;
|
|
||||||
#endif
|
|
||||||
|
|
||||||
if (bist == 0) {
|
|
||||||
k8_init_and_stop_secondaries();
|
|
||||||
}
|
|
||||||
|
|
||||||
w83627hf_enable_serial(SERIAL_DEV, TTYS0_BASE);
|
|
||||||
uart_init();
|
|
||||||
console_init();
|
|
||||||
|
|
||||||
/* Halt if there was a built in self test failure */
|
|
||||||
// report_bist_failure(bist);
|
|
||||||
|
|
||||||
setup_default_resource_map();
|
|
||||||
needs_reset = setup_coherent_ht_domain();
|
|
||||||
needs_reset |= ht_setup_chains_x();
|
|
||||||
if (needs_reset) {
|
|
||||||
print_info("ht reset -\r\n");
|
|
||||||
soft_reset();
|
|
||||||
}
|
|
||||||
enable_smbus();
|
|
||||||
|
|
||||||
memreset_setup();
|
|
||||||
sdram_initialize(ARRAY_SIZE(cpu), cpu);
|
|
||||||
|
|
||||||
}
|
|
||||||
|
|
@ -1,68 +0,0 @@
|
||||||
#define ASSEMBLY 1
|
|
||||||
#include <stdint.h>
|
|
||||||
#include <device/pci_def.h>
|
|
||||||
#include <device/pci_ids.h>
|
|
||||||
#include <arch/io.h>
|
|
||||||
#include <arch/romcc_io.h>
|
|
||||||
#include <cpu/x86/lapic.h>
|
|
||||||
#include "pc80/mc146818rtc_early.c"
|
|
||||||
#include "southbridge/amd/amd8111/amd8111_enable_rom.c"
|
|
||||||
#include "northbridge/amd/amdk8/early_ht.c"
|
|
||||||
#include "cpu/x86/lapic/boot_cpu.c"
|
|
||||||
#include "cpu/x86/mtrr/earlymtrr.c"
|
|
||||||
#include "northbridge/amd/amdk8/reset_test.c"
|
|
||||||
|
|
||||||
#if CONFIG_LOGICAL_CPUS==1
|
|
||||||
#include "cpu/amd/dualcore/dualcore_id.c"
|
|
||||||
#endif
|
|
||||||
|
|
||||||
|
|
||||||
static unsigned long main(unsigned long bist)
|
|
||||||
{
|
|
||||||
/* Make cerain my local apic is useable */
|
|
||||||
enable_lapic();
|
|
||||||
|
|
||||||
/* Is this a cpu only reset? */
|
|
||||||
if (early_mtrr_init_detected()) {
|
|
||||||
if (last_boot_normal()) {
|
|
||||||
goto normal_image;
|
|
||||||
} else {
|
|
||||||
goto fallback_image;
|
|
||||||
}
|
|
||||||
}
|
|
||||||
/* Is this a secondary cpu? */
|
|
||||||
if (!boot_cpu()) {
|
|
||||||
if (last_boot_normal()) {
|
|
||||||
goto normal_image;
|
|
||||||
} else {
|
|
||||||
goto fallback_image;
|
|
||||||
}
|
|
||||||
}
|
|
||||||
|
|
||||||
/* Nothing special needs to be done to find bus 0 */
|
|
||||||
/* Allow the HT devices to be found */
|
|
||||||
enumerate_ht_chain();
|
|
||||||
|
|
||||||
/* Setup the 8111 */
|
|
||||||
amd8111_enable_rom();
|
|
||||||
|
|
||||||
/* Is this a deliberate reset by the bios */
|
|
||||||
if (bios_reset_detected() && last_boot_normal()) {
|
|
||||||
goto normal_image;
|
|
||||||
}
|
|
||||||
/* This is the primary cpu how should I boot? */
|
|
||||||
else if (do_normal_boot()) {
|
|
||||||
goto normal_image;
|
|
||||||
}
|
|
||||||
else {
|
|
||||||
goto fallback_image;
|
|
||||||
}
|
|
||||||
normal_image:
|
|
||||||
asm volatile ("jmp __normal_image"
|
|
||||||
: /* outputs */
|
|
||||||
: "a" (bist) /* inputs */
|
|
||||||
: /* clobbers */
|
|
||||||
);
|
|
||||||
fallback_image:
|
|
||||||
return bist;
|
|
||||||
}
|
|
||||||
|
|
@ -45,8 +45,6 @@ object get_bus_conf.o
|
||||||
if HAVE_MP_TABLE object mptable.o end
|
if HAVE_MP_TABLE object mptable.o end
|
||||||
if HAVE_PIRQ_TABLE object irq_tables.o end
|
if HAVE_PIRQ_TABLE object irq_tables.o end
|
||||||
|
|
||||||
if USE_DCACHE_RAM
|
|
||||||
|
|
||||||
if CONFIG_USE_INIT
|
if CONFIG_USE_INIT
|
||||||
|
|
||||||
makerule ./auto.o
|
makerule ./auto.o
|
||||||
|
|
@ -63,31 +61,6 @@ makerule ./auto.inc
|
||||||
action "perl -e 's/\.text/.section .rom.text/g' -pi $@"
|
action "perl -e 's/\.text/.section .rom.text/g' -pi $@"
|
||||||
end
|
end
|
||||||
|
|
||||||
end
|
|
||||||
else
|
|
||||||
|
|
||||||
##
|
|
||||||
## Romcc output
|
|
||||||
##
|
|
||||||
makerule ./failover.E
|
|
||||||
depends "$(MAINBOARD)/failover.c ../romcc"
|
|
||||||
action "../romcc -E -O --label-prefix=failover -I$(TOP)/src -I. $(CPPFLAGS) $(MAINBOARD)/failover.c -o $@"
|
|
||||||
end
|
|
||||||
|
|
||||||
makerule ./failover.inc
|
|
||||||
depends "$(MAINBOARD)/failover.c ../romcc"
|
|
||||||
action "../romcc -O --label-prefix=failover -I$(TOP)/src -I. $(CPPFLAGS) $(MAINBOARD)/failover.c -o $@"
|
|
||||||
end
|
|
||||||
|
|
||||||
makerule ./auto.E
|
|
||||||
depends "$(MAINBOARD)/auto.c option_table.h ../romcc"
|
|
||||||
action "../romcc -E -mcpu=k8 -O2 -I$(TOP)/src -I. $(CPPFLAGS) $(MAINBOARD)/auto.c -o $@"
|
|
||||||
end
|
|
||||||
makerule ./auto.inc
|
|
||||||
depends "$(MAINBOARD)/auto.c option_table.h ../romcc"
|
|
||||||
action "../romcc -mcpu=k8 -O2 -I$(TOP)/src -I. $(CPPFLAGS) $(MAINBOARD)/auto.c -o $@"
|
|
||||||
end
|
|
||||||
|
|
||||||
end
|
end
|
||||||
##
|
##
|
||||||
## Build our 16 bit and 32 bit coreboot entry code
|
## Build our 16 bit and 32 bit coreboot entry code
|
||||||
|
|
@ -99,7 +72,6 @@ end
|
||||||
|
|
||||||
mainboardinit cpu/x86/32bit/entry32.inc
|
mainboardinit cpu/x86/32bit/entry32.inc
|
||||||
|
|
||||||
if USE_DCACHE_RAM
|
|
||||||
if CONFIG_USE_INIT
|
if CONFIG_USE_INIT
|
||||||
ldscript /cpu/x86/32bit/entry32.lds
|
ldscript /cpu/x86/32bit/entry32.lds
|
||||||
end
|
end
|
||||||
|
|
@ -107,7 +79,6 @@ if USE_DCACHE_RAM
|
||||||
if CONFIG_USE_INIT
|
if CONFIG_USE_INIT
|
||||||
ldscript /cpu/amd/car/cache_as_ram.lds
|
ldscript /cpu/amd/car/cache_as_ram.lds
|
||||||
end
|
end
|
||||||
end
|
|
||||||
|
|
||||||
##
|
##
|
||||||
## Build our reset vector (This is where coreboot is entered)
|
## Build our reset vector (This is where coreboot is entered)
|
||||||
|
|
@ -120,24 +91,16 @@ else
|
||||||
ldscript /cpu/x86/32bit/reset32.lds
|
ldscript /cpu/x86/32bit/reset32.lds
|
||||||
end
|
end
|
||||||
|
|
||||||
if USE_DCACHE_RAM
|
|
||||||
else
|
|
||||||
### Should this be in the northbridge code?
|
|
||||||
mainboardinit arch/i386/lib/cpu_reset.inc
|
|
||||||
end
|
|
||||||
|
|
||||||
##
|
##
|
||||||
## Include an id string (For safe flashing)
|
## Include an id string (For safe flashing)
|
||||||
##
|
##
|
||||||
mainboardinit arch/i386/lib/id.inc
|
mainboardinit arch/i386/lib/id.inc
|
||||||
ldscript /arch/i386/lib/id.lds
|
ldscript /arch/i386/lib/id.lds
|
||||||
|
|
||||||
if USE_DCACHE_RAM
|
|
||||||
##
|
##
|
||||||
## Setup Cache-As-Ram
|
## Setup Cache-As-Ram
|
||||||
##
|
##
|
||||||
mainboardinit cpu/amd/car/cache_as_ram.inc
|
mainboardinit cpu/amd/car/cache_as_ram.inc
|
||||||
end
|
|
||||||
|
|
||||||
###
|
###
|
||||||
### This is the early phase of coreboot startup
|
### This is the early phase of coreboot startup
|
||||||
|
|
@ -145,12 +108,7 @@ end
|
||||||
### failover to another image.
|
### failover to another image.
|
||||||
###
|
###
|
||||||
if USE_FALLBACK_IMAGE
|
if USE_FALLBACK_IMAGE
|
||||||
if USE_DCACHE_RAM
|
|
||||||
ldscript /arch/i386/lib/failover.lds
|
ldscript /arch/i386/lib/failover.lds
|
||||||
else
|
|
||||||
ldscript /arch/i386/lib/failover.lds
|
|
||||||
mainboardinit ./failover.inc
|
|
||||||
end
|
|
||||||
end
|
end
|
||||||
|
|
||||||
###
|
###
|
||||||
|
|
@ -160,28 +118,12 @@ end
|
||||||
##
|
##
|
||||||
## Setup RAM
|
## Setup RAM
|
||||||
##
|
##
|
||||||
if USE_DCACHE_RAM
|
|
||||||
|
|
||||||
if CONFIG_USE_INIT
|
if CONFIG_USE_INIT
|
||||||
initobject auto.o
|
initobject auto.o
|
||||||
else
|
else
|
||||||
mainboardinit ./auto.inc
|
mainboardinit ./auto.inc
|
||||||
end
|
end
|
||||||
|
|
||||||
else
|
|
||||||
|
|
||||||
##
|
|
||||||
## Setup RAM
|
|
||||||
##
|
|
||||||
mainboardinit cpu/x86/fpu/enable_fpu.inc
|
|
||||||
mainboardinit cpu/x86/mmx/enable_mmx.inc
|
|
||||||
mainboardinit cpu/x86/sse/enable_sse.inc
|
|
||||||
mainboardinit ./auto.inc
|
|
||||||
mainboardinit cpu/x86/sse/disable_sse.inc
|
|
||||||
mainboardinit cpu/x86/mmx/disable_mmx.inc
|
|
||||||
|
|
||||||
end
|
|
||||||
|
|
||||||
##
|
##
|
||||||
## Include the secondary Configuration files
|
## Include the secondary Configuration files
|
||||||
##
|
##
|
||||||
|
|
|
||||||
|
|
@ -1,186 +0,0 @@
|
||||||
#define ASSEMBLY 1
|
|
||||||
|
|
||||||
#include <stdint.h>
|
|
||||||
#include <device/pci_def.h>
|
|
||||||
#include <arch/io.h>
|
|
||||||
#include <device/pnp_def.h>
|
|
||||||
#include <arch/romcc_io.h>
|
|
||||||
#include <cpu/x86/lapic.h>
|
|
||||||
#include <stdlib.h>
|
|
||||||
#include "option_table.h"
|
|
||||||
#include "pc80/mc146818rtc_early.c"
|
|
||||||
#include "pc80/serial.c"
|
|
||||||
#include "arch/i386/lib/console.c"
|
|
||||||
#include "ram/ramtest.c"
|
|
||||||
#include "southbridge/amd/amd8111/amd8111_early_smbus.c"
|
|
||||||
#include "northbridge/amd/amdk8/raminit.h"
|
|
||||||
#include "cpu/amd/model_fxx/apic_timer.c"
|
|
||||||
#include "lib/delay.c"
|
|
||||||
#include "cpu/x86/lapic/boot_cpu.c"
|
|
||||||
#include "northbridge/amd/amdk8/reset_test.c"
|
|
||||||
#include "northbridge/amd/amdk8/debug.c"
|
|
||||||
#include "northbridge/amd/amdk8/incoherent_ht.c"
|
|
||||||
#include "superio/winbond/w83627hf/w83627hf_early_serial.c"
|
|
||||||
#include "cpu/amd/mtrr/amd_earlymtrr.c"
|
|
||||||
#include "cpu/x86/bist.h"
|
|
||||||
#include "cpu/amd/dualcore/dualcore.c"
|
|
||||||
|
|
||||||
#define SERIAL_DEV PNP_DEV(0x2e, W83627HF_SP1)
|
|
||||||
|
|
||||||
/* Look up a which bus a given node/link combination is on.
|
|
||||||
* return 0 when we can't find the answer.
|
|
||||||
*/
|
|
||||||
static unsigned node_link_to_bus(unsigned node, unsigned link)
|
|
||||||
{
|
|
||||||
unsigned reg;
|
|
||||||
|
|
||||||
for(reg = 0xE0; reg < 0xF0; reg += 0x04) {
|
|
||||||
unsigned config_map;
|
|
||||||
config_map = pci_read_config32(PCI_DEV(0, 0x18, 1), reg);
|
|
||||||
if ((config_map & 3) != 3) {
|
|
||||||
continue;
|
|
||||||
}
|
|
||||||
if ((((config_map >> 4) & 7) == node) &&
|
|
||||||
(((config_map >> 8) & 3) == link))
|
|
||||||
{
|
|
||||||
return (config_map >> 16) & 0xff;
|
|
||||||
}
|
|
||||||
}
|
|
||||||
return 0;
|
|
||||||
}
|
|
||||||
|
|
||||||
static void hard_reset(void)
|
|
||||||
{
|
|
||||||
device_t dev;
|
|
||||||
|
|
||||||
/* Find the device */
|
|
||||||
dev = PCI_DEV(node_link_to_bus(0, 2), 0x04, 3);
|
|
||||||
|
|
||||||
set_bios_reset();
|
|
||||||
|
|
||||||
/* enable cf9 */
|
|
||||||
pci_write_config8(dev, 0x41, 0xf1);
|
|
||||||
/* reset */
|
|
||||||
outb(0x0e, 0x0cf9);
|
|
||||||
}
|
|
||||||
|
|
||||||
static void soft_reset(void)
|
|
||||||
{
|
|
||||||
device_t dev;
|
|
||||||
|
|
||||||
/* Find the device */
|
|
||||||
dev = PCI_DEV(node_link_to_bus(0, 2), 0x04, 0);
|
|
||||||
|
|
||||||
set_bios_reset();
|
|
||||||
pci_write_config8(dev, 0x47, 1);
|
|
||||||
}
|
|
||||||
|
|
||||||
static void memreset_setup(void)
|
|
||||||
{
|
|
||||||
if (is_cpu_pre_c0()) {
|
|
||||||
outb((0 << 7)|(0 << 6)|(0<<5)|(0<<4)|(1<<2)|(0<<0), SMBUS_IO_BASE + 0xc0 + 16); //REVC_MEMRST_EN=0
|
|
||||||
}
|
|
||||||
else {
|
|
||||||
outb((0 << 7)|(0 << 6)|(0<<5)|(0<<4)|(1<<2)|(1<<0), SMBUS_IO_BASE + 0xc0 + 16); //REVC_MEMRST_EN=1
|
|
||||||
}
|
|
||||||
outb((0 << 7)|(0 << 6)|(0<<5)|(0<<4)|(1<<2)|(0<<0), SMBUS_IO_BASE + 0xc0 + 17);
|
|
||||||
}
|
|
||||||
|
|
||||||
static void memreset(int controllers, const struct mem_controller *ctrl)
|
|
||||||
{
|
|
||||||
if (is_cpu_pre_c0()) {
|
|
||||||
udelay(800);
|
|
||||||
outb((0<<7)|(0<<6)|(0<<5)|(0<<4)|(1<<2)|(1<<0), SMBUS_IO_BASE + 0xc0 + 17); //REVB_MEMRST_L=1
|
|
||||||
udelay(90);
|
|
||||||
}
|
|
||||||
}
|
|
||||||
|
|
||||||
static inline void activate_spd_rom(const struct mem_controller *ctrl)
|
|
||||||
{
|
|
||||||
/* nothing to do */
|
|
||||||
}
|
|
||||||
|
|
||||||
static inline int spd_read_byte(unsigned device, unsigned address)
|
|
||||||
{
|
|
||||||
return smbus_read_byte(device, address);
|
|
||||||
}
|
|
||||||
|
|
||||||
//#include "northbridge/amd/amdk8/setup_resource_map.c"
|
|
||||||
#define QRANK_DIMM_SUPPORT 1
|
|
||||||
#include "northbridge/amd/amdk8/raminit.c"
|
|
||||||
|
|
||||||
#if 0
|
|
||||||
#define ENABLE_APIC_EXT_ID 1
|
|
||||||
#define APIC_ID_OFFSET 0x10
|
|
||||||
#define LIFT_BSP_APIC_ID 0
|
|
||||||
#else
|
|
||||||
#define ENABLE_APIC_EXT_ID 0
|
|
||||||
#endif
|
|
||||||
#include "northbridge/amd/amdk8/coherent_ht.c"
|
|
||||||
#include "sdram/generic_sdram.c"
|
|
||||||
|
|
||||||
/* tyan does not want the default */
|
|
||||||
#include "resourcemap.c"
|
|
||||||
|
|
||||||
#define FIRST_CPU 1
|
|
||||||
#define SECOND_CPU 1
|
|
||||||
#define TOTAL_CPUS (FIRST_CPU + SECOND_CPU)
|
|
||||||
|
|
||||||
static void main(unsigned long bist)
|
|
||||||
{
|
|
||||||
static const struct mem_controller cpu[] = {
|
|
||||||
#if FIRST_CPU
|
|
||||||
{
|
|
||||||
.node_id = 0,
|
|
||||||
.f0 = PCI_DEV(0, 0x18, 0),
|
|
||||||
.f1 = PCI_DEV(0, 0x18, 1),
|
|
||||||
.f2 = PCI_DEV(0, 0x18, 2),
|
|
||||||
.f3 = PCI_DEV(0, 0x18, 3),
|
|
||||||
.channel0 = { (0xa<<3)|0, (0xa<<3)|2, 0, 0 },
|
|
||||||
.channel1 = { (0xa<<3)|1, (0xa<<3)|3, 0, 0 },
|
|
||||||
},
|
|
||||||
#endif
|
|
||||||
#if SECOND_CPU
|
|
||||||
{
|
|
||||||
.node_id = 1,
|
|
||||||
.f0 = PCI_DEV(0, 0x19, 0),
|
|
||||||
.f1 = PCI_DEV(0, 0x19, 1),
|
|
||||||
.f2 = PCI_DEV(0, 0x19, 2),
|
|
||||||
.f3 = PCI_DEV(0, 0x19, 3),
|
|
||||||
.channel0 = { (0xa<<3)|4, (0xa<<3)|6, 0, 0 },
|
|
||||||
.channel1 = { (0xa<<3)|5, (0xa<<3)|7, 0, 0 },
|
|
||||||
},
|
|
||||||
#endif
|
|
||||||
};
|
|
||||||
|
|
||||||
int needs_reset;
|
|
||||||
|
|
||||||
if (bist == 0) {
|
|
||||||
k8_init_and_stop_secondaries();
|
|
||||||
}
|
|
||||||
|
|
||||||
w83627hf_enable_serial(SERIAL_DEV, TTYS0_BASE);
|
|
||||||
uart_init();
|
|
||||||
console_init();
|
|
||||||
|
|
||||||
/* Halt if there was a built in self test failure */
|
|
||||||
report_bist_failure(bist);
|
|
||||||
|
|
||||||
setup_s2885_resource_map();
|
|
||||||
needs_reset = setup_coherent_ht_domain();
|
|
||||||
|
|
||||||
// automatically set that for you, but you might meet tight space
|
|
||||||
needs_reset |= ht_setup_chains_x();
|
|
||||||
|
|
||||||
if (needs_reset) {
|
|
||||||
print_info("ht reset -\r\n");
|
|
||||||
soft_reset();
|
|
||||||
}
|
|
||||||
|
|
||||||
enable_smbus();
|
|
||||||
memreset_setup();
|
|
||||||
sdram_initialize(ARRAY_SIZE(cpu), cpu);
|
|
||||||
|
|
||||||
|
|
||||||
|
|
||||||
}
|
|
||||||
|
|
@ -1,67 +0,0 @@
|
||||||
#define ASSEMBLY 1
|
|
||||||
#include <stdint.h>
|
|
||||||
#include <device/pci_def.h>
|
|
||||||
#include <device/pci_ids.h>
|
|
||||||
#include <arch/io.h>
|
|
||||||
#include <arch/romcc_io.h>
|
|
||||||
#include <cpu/x86/lapic.h>
|
|
||||||
#include "pc80/mc146818rtc_early.c"
|
|
||||||
#include "southbridge/amd/amd8111/amd8111_enable_rom.c"
|
|
||||||
#include "northbridge/amd/amdk8/early_ht.c"
|
|
||||||
#include "cpu/x86/lapic/boot_cpu.c"
|
|
||||||
#include "cpu/x86/mtrr/earlymtrr.c"
|
|
||||||
#include "northbridge/amd/amdk8/reset_test.c"
|
|
||||||
|
|
||||||
#if CONFIG_LOGICAL_CPUS==1
|
|
||||||
#include "cpu/amd/dualcore/dualcore_id.c"
|
|
||||||
#else
|
|
||||||
#include "cpu/amd/model_fxx/node_id.c"
|
|
||||||
#endif
|
|
||||||
|
|
||||||
static unsigned long main(unsigned long bist)
|
|
||||||
{
|
|
||||||
/* Is this a cpu only reset? */
|
|
||||||
if (early_mtrr_init_detected()) {
|
|
||||||
/* Is this a cpu only reset? */
|
|
||||||
if (last_boot_normal()) {
|
|
||||||
goto normal_image;
|
|
||||||
} else {
|
|
||||||
goto fallback_image;
|
|
||||||
}
|
|
||||||
}
|
|
||||||
/* Is this a secondary cpu? */
|
|
||||||
if (!boot_cpu()) {
|
|
||||||
if (last_boot_normal()) {
|
|
||||||
goto normal_image;
|
|
||||||
} else {
|
|
||||||
goto fallback_image;
|
|
||||||
}
|
|
||||||
}
|
|
||||||
|
|
||||||
/* Nothing special needs to be done to find bus 0 */
|
|
||||||
/* Allow the HT devices to be found */
|
|
||||||
enumerate_ht_chain();
|
|
||||||
|
|
||||||
/* Setup the 8111 */
|
|
||||||
amd8111_enable_rom();
|
|
||||||
|
|
||||||
/* Is this a deliberate reset by the bios */
|
|
||||||
if (bios_reset_detected() && last_boot_normal()) {
|
|
||||||
goto normal_image;
|
|
||||||
}
|
|
||||||
/* This is the primary cpu how should I boot? */
|
|
||||||
else if (do_normal_boot()) {
|
|
||||||
goto normal_image;
|
|
||||||
}
|
|
||||||
else {
|
|
||||||
goto fallback_image;
|
|
||||||
}
|
|
||||||
normal_image:
|
|
||||||
asm volatile ("jmp __normal_image"
|
|
||||||
: /* outputs */
|
|
||||||
: "a" (bist) /* inputs */
|
|
||||||
: /* clobbers */
|
|
||||||
);
|
|
||||||
fallback_image:
|
|
||||||
return bist;
|
|
||||||
}
|
|
||||||
|
|
@ -1,151 +0,0 @@
|
||||||
#define ASSEMBLY 1
|
|
||||||
|
|
||||||
#include <stdint.h>
|
|
||||||
#include <device/pci_def.h>
|
|
||||||
#include <arch/io.h>
|
|
||||||
#include <device/pnp_def.h>
|
|
||||||
#include <arch/romcc_io.h>
|
|
||||||
#include <cpu/x86/lapic.h>
|
|
||||||
#include <stdlib.h>
|
|
||||||
#include "option_table.h"
|
|
||||||
#include "pc80/mc146818rtc_early.c"
|
|
||||||
#include "pc80/serial.c"
|
|
||||||
#include "arch/i386/lib/console.c"
|
|
||||||
#include "ram/ramtest.c"
|
|
||||||
|
|
||||||
#define K8_HT_FREQ_1G_SUPPORT 0
|
|
||||||
#include "northbridge/amd/amdk8/incoherent_ht.c"
|
|
||||||
#include "southbridge/nvidia/ck804/ck804_early_smbus.c"
|
|
||||||
#include "northbridge/amd/amdk8/raminit.h"
|
|
||||||
#include "cpu/amd/model_fxx/apic_timer.c"
|
|
||||||
#include "lib/delay.c"
|
|
||||||
#include "cpu/x86/lapic/boot_cpu.c"
|
|
||||||
#include "northbridge/amd/amdk8/reset_test.c"
|
|
||||||
#include "northbridge/amd/amdk8/debug.c"
|
|
||||||
#include "superio/winbond/w83627hf/w83627hf_early_serial.c"
|
|
||||||
|
|
||||||
#include "cpu/amd/mtrr/amd_earlymtrr.c"
|
|
||||||
#include "cpu/x86/bist.h"
|
|
||||||
#include "cpu/amd/dualcore/dualcore.c"
|
|
||||||
|
|
||||||
#include "northbridge/amd/amdk8/setup_resource_map.c"
|
|
||||||
|
|
||||||
#define SERIAL_DEV PNP_DEV(0x2e, W83627HF_SP1)
|
|
||||||
|
|
||||||
static void hard_reset(void)
|
|
||||||
{
|
|
||||||
set_bios_reset();
|
|
||||||
|
|
||||||
/* full reset */
|
|
||||||
outb(0x0a, 0x0cf9);
|
|
||||||
outb(0x0e, 0x0cf9);
|
|
||||||
}
|
|
||||||
|
|
||||||
static void soft_reset(void)
|
|
||||||
{
|
|
||||||
set_bios_reset();
|
|
||||||
#if 1
|
|
||||||
/* link reset */
|
|
||||||
outb(0x02, 0x0cf9);
|
|
||||||
outb(0x06, 0x0cf9);
|
|
||||||
#endif
|
|
||||||
}
|
|
||||||
|
|
||||||
static void memreset_setup(void)
|
|
||||||
{
|
|
||||||
}
|
|
||||||
|
|
||||||
static void memreset(int controllers, const struct mem_controller *ctrl)
|
|
||||||
{
|
|
||||||
}
|
|
||||||
|
|
||||||
static inline void activate_spd_rom(const struct mem_controller *ctrl)
|
|
||||||
{
|
|
||||||
/* nothing to do */
|
|
||||||
}
|
|
||||||
|
|
||||||
static inline int spd_read_byte(unsigned device, unsigned address)
|
|
||||||
{
|
|
||||||
return smbus_read_byte(device, address);
|
|
||||||
}
|
|
||||||
|
|
||||||
#define QRANK_DIMM_SUPPORT 1
|
|
||||||
#include "northbridge/amd/amdk8/raminit.c"
|
|
||||||
#include "northbridge/amd/amdk8/coherent_ht.c"
|
|
||||||
#include "sdram/generic_sdram.c"
|
|
||||||
|
|
||||||
/* tyan does not want the default */
|
|
||||||
#include "resourcemap.c"
|
|
||||||
|
|
||||||
#define FIRST_CPU 1
|
|
||||||
#define SECOND_CPU 1
|
|
||||||
#define TOTAL_CPUS (FIRST_CPU + SECOND_CPU)
|
|
||||||
|
|
||||||
#define CK804_NUM 1
|
|
||||||
#include "southbridge/nvidia/ck804/ck804_early_setup_ss.h"
|
|
||||||
#include "southbridge/nvidia/ck804/ck804_early_setup.c"
|
|
||||||
|
|
||||||
static void main(unsigned long bist)
|
|
||||||
{
|
|
||||||
static const struct mem_controller cpu[] = {
|
|
||||||
#if FIRST_CPU
|
|
||||||
{
|
|
||||||
.node_id = 0,
|
|
||||||
.f0 = PCI_DEV(0, 0x18, 0),
|
|
||||||
.f1 = PCI_DEV(0, 0x18, 1),
|
|
||||||
.f2 = PCI_DEV(0, 0x18, 2),
|
|
||||||
.f3 = PCI_DEV(0, 0x18, 3),
|
|
||||||
.channel0 = { (0xa<<3)|0, (0xa<<3)|2, 0, 0 },
|
|
||||||
.channel1 = { (0xa<<3)|1, (0xa<<3)|3, 0, 0 },
|
|
||||||
},
|
|
||||||
#endif
|
|
||||||
#if SECOND_CPU
|
|
||||||
{
|
|
||||||
.node_id = 1,
|
|
||||||
.f0 = PCI_DEV(0, 0x19, 0),
|
|
||||||
.f1 = PCI_DEV(0, 0x19, 1),
|
|
||||||
.f2 = PCI_DEV(0, 0x19, 2),
|
|
||||||
.f3 = PCI_DEV(0, 0x19, 3),
|
|
||||||
.channel0 = { (0xa<<3)|4, (0xa<<3)|6, 0, 0 },
|
|
||||||
.channel1 = { (0xa<<3)|5, (0xa<<3)|7, 0, 0 },
|
|
||||||
},
|
|
||||||
#endif
|
|
||||||
};
|
|
||||||
|
|
||||||
int needs_reset;
|
|
||||||
#if CONFIG_LOGICAL_CPUS==1
|
|
||||||
struct node_core_id id;
|
|
||||||
#else
|
|
||||||
unsigned nodeid;
|
|
||||||
#endif
|
|
||||||
|
|
||||||
if (bist == 0) {
|
|
||||||
k8_init_and_stop_secondaries();
|
|
||||||
}
|
|
||||||
|
|
||||||
w83627hf_enable_serial(SERIAL_DEV, TTYS0_BASE);
|
|
||||||
uart_init();
|
|
||||||
console_init();
|
|
||||||
|
|
||||||
/* Halt if there was a built in self test failure */
|
|
||||||
report_bist_failure(bist);
|
|
||||||
|
|
||||||
setup_s2891_resource_map();
|
|
||||||
|
|
||||||
needs_reset = setup_coherent_ht_domain();
|
|
||||||
|
|
||||||
needs_reset |= ht_setup_chains_x();
|
|
||||||
|
|
||||||
needs_reset |= ck804_early_setup_x();
|
|
||||||
|
|
||||||
if (needs_reset) {
|
|
||||||
print_info("ht reset -\r\n");
|
|
||||||
soft_reset();
|
|
||||||
}
|
|
||||||
|
|
||||||
enable_smbus();
|
|
||||||
|
|
||||||
memreset_setup();
|
|
||||||
sdram_initialize(ARRAY_SIZE(cpu), cpu);
|
|
||||||
|
|
||||||
}
|
|
||||||
|
|
@ -1,96 +0,0 @@
|
||||||
#define ASSEMBLY 1
|
|
||||||
#include <stdint.h>
|
|
||||||
#include <device/pci_def.h>
|
|
||||||
#include <device/pci_ids.h>
|
|
||||||
#include <arch/io.h>
|
|
||||||
#include <arch/romcc_io.h>
|
|
||||||
#include <cpu/x86/lapic.h>
|
|
||||||
#include "pc80/mc146818rtc_early.c"
|
|
||||||
|
|
||||||
#include "southbridge/nvidia/ck804/ck804_enable_rom.c"
|
|
||||||
#include "northbridge/amd/amdk8/early_ht.c"
|
|
||||||
#include "cpu/x86/lapic/boot_cpu.c"
|
|
||||||
#include "cpu/x86/mtrr/earlymtrr.c"
|
|
||||||
#include "northbridge/amd/amdk8/reset_test.c"
|
|
||||||
|
|
||||||
static void sio_setup(void)
|
|
||||||
{
|
|
||||||
|
|
||||||
unsigned value;
|
|
||||||
uint32_t dword;
|
|
||||||
uint8_t byte;
|
|
||||||
|
|
||||||
byte = pci_read_config32(PCI_DEV(0, CK804_DEVN_BASE+1 , 0), 0x7b);
|
|
||||||
byte |= 0x20;
|
|
||||||
pci_write_config8(PCI_DEV(0, CK804_DEVN_BASE+1 , 0), 0x7b, byte);
|
|
||||||
|
|
||||||
dword = pci_read_config32(PCI_DEV(0, CK804_DEVN_BASE+1 , 0), 0xa0);
|
|
||||||
dword |= (1<<0) | (1<<1);
|
|
||||||
pci_write_config32(PCI_DEV(0, CK804_DEVN_BASE+1 , 0), 0xa0, dword);
|
|
||||||
|
|
||||||
#if 1
|
|
||||||
dword = pci_read_config32(PCI_DEV(0, CK804_DEVN_BASE+1 , 0), 0xa4);
|
|
||||||
dword |= (1<<16);
|
|
||||||
pci_write_config32(PCI_DEV(0, CK804_DEVN_BASE+1 , 0), 0xa4, dword);
|
|
||||||
|
|
||||||
#endif
|
|
||||||
|
|
||||||
}
|
|
||||||
|
|
||||||
#if CONFIG_LOGICAL_CPUS==1
|
|
||||||
#include "cpu/amd/dualcore/dualcore_id.c"
|
|
||||||
#endif
|
|
||||||
|
|
||||||
static unsigned long main(unsigned long bist)
|
|
||||||
{
|
|
||||||
/* Make cerain my local apic is useable */
|
|
||||||
enable_lapic();
|
|
||||||
|
|
||||||
/* Is this a cpu only reset? */
|
|
||||||
if (early_mtrr_init_detected(nodeid)) {
|
|
||||||
if (last_boot_normal()) {
|
|
||||||
goto normal_image;
|
|
||||||
} else {
|
|
||||||
goto fallback_image;
|
|
||||||
}
|
|
||||||
}
|
|
||||||
|
|
||||||
/* Is this a secondary cpu? */
|
|
||||||
if (!boot_cpu()) {
|
|
||||||
if (last_boot_normal()) {
|
|
||||||
goto normal_image;
|
|
||||||
} else {
|
|
||||||
goto fallback_image;
|
|
||||||
}
|
|
||||||
}
|
|
||||||
|
|
||||||
/* Nothing special needs to be done to find bus 0 */
|
|
||||||
/* Allow the HT devices to be found */
|
|
||||||
|
|
||||||
enumerate_ht_chain();
|
|
||||||
|
|
||||||
sio_setup();
|
|
||||||
|
|
||||||
/* Setup the ck804 */
|
|
||||||
ck804_enable_rom();
|
|
||||||
|
|
||||||
/* Is this a deliberate reset by the bios */
|
|
||||||
if (bios_reset_detected() && last_boot_normal()) {
|
|
||||||
goto normal_image;
|
|
||||||
}
|
|
||||||
/* This is the primary cpu how should I boot? */
|
|
||||||
else if (do_normal_boot()) {
|
|
||||||
goto normal_image;
|
|
||||||
}
|
|
||||||
else {
|
|
||||||
goto fallback_image;
|
|
||||||
}
|
|
||||||
normal_image:
|
|
||||||
asm volatile ("jmp __normal_image"
|
|
||||||
: /* outputs */
|
|
||||||
: "a" (bist) /* inputs */
|
|
||||||
: /* clobbers */
|
|
||||||
);
|
|
||||||
fallback_image:
|
|
||||||
return bist;
|
|
||||||
}
|
|
||||||
|
|
@ -1,153 +0,0 @@
|
||||||
#define ASSEMBLY 1
|
|
||||||
|
|
||||||
#include <stdint.h>
|
|
||||||
#include <device/pci_def.h>
|
|
||||||
#include <arch/io.h>
|
|
||||||
#include <device/pnp_def.h>
|
|
||||||
#include <arch/romcc_io.h>
|
|
||||||
#include <cpu/x86/lapic.h>
|
|
||||||
#include <stdlib.h>
|
|
||||||
#include "option_table.h"
|
|
||||||
#include "pc80/mc146818rtc_early.c"
|
|
||||||
#include "pc80/serial.c"
|
|
||||||
#include "arch/i386/lib/console.c"
|
|
||||||
#include "ram/ramtest.c"
|
|
||||||
|
|
||||||
#define K8_HT_FREQ_1G_SUPPORT 1
|
|
||||||
#include "northbridge/amd/amdk8/incoherent_ht.c"
|
|
||||||
#include "southbridge/nvidia/ck804/ck804_early_smbus.c"
|
|
||||||
#include "northbridge/amd/amdk8/raminit.h"
|
|
||||||
#include "cpu/amd/model_fxx/apic_timer.c"
|
|
||||||
#include "lib/delay.c"
|
|
||||||
#include "cpu/x86/lapic/boot_cpu.c"
|
|
||||||
#include "northbridge/amd/amdk8/reset_test.c"
|
|
||||||
#include "northbridge/amd/amdk8/debug.c"
|
|
||||||
#include "superio/winbond/w83627hf/w83627hf_early_serial.c"
|
|
||||||
|
|
||||||
#include "cpu/amd/mtrr/amd_earlymtrr.c"
|
|
||||||
#include "cpu/x86/bist.h"
|
|
||||||
#include "cpu/amd/dualcore/dualcore.c"
|
|
||||||
|
|
||||||
#include "northbridge/amd/amdk8/setup_resource_map.c"
|
|
||||||
|
|
||||||
#define SERIAL_DEV PNP_DEV(0x2e, W83627HF_SP1)
|
|
||||||
|
|
||||||
static void hard_reset(void)
|
|
||||||
{
|
|
||||||
set_bios_reset();
|
|
||||||
|
|
||||||
/* full reset */
|
|
||||||
outb(0x0a, 0x0cf9);
|
|
||||||
outb(0x0e, 0x0cf9);
|
|
||||||
}
|
|
||||||
|
|
||||||
static void soft_reset(void)
|
|
||||||
{
|
|
||||||
set_bios_reset();
|
|
||||||
#if 1
|
|
||||||
/* link reset */
|
|
||||||
outb(0x02, 0x0cf9);
|
|
||||||
outb(0x06, 0x0cf9);
|
|
||||||
#endif
|
|
||||||
}
|
|
||||||
|
|
||||||
static void memreset_setup(void)
|
|
||||||
{
|
|
||||||
}
|
|
||||||
|
|
||||||
static void memreset(int controllers, const struct mem_controller *ctrl)
|
|
||||||
{
|
|
||||||
}
|
|
||||||
|
|
||||||
static inline void activate_spd_rom(const struct mem_controller *ctrl)
|
|
||||||
{
|
|
||||||
/* nothing to do */
|
|
||||||
}
|
|
||||||
|
|
||||||
static inline int spd_read_byte(unsigned device, unsigned address)
|
|
||||||
{
|
|
||||||
return smbus_read_byte(device, address);
|
|
||||||
}
|
|
||||||
|
|
||||||
#define QRANK_DIMM_SUPPORT 1
|
|
||||||
#include "northbridge/amd/amdk8/raminit.c"
|
|
||||||
#include "northbridge/amd/amdk8/coherent_ht.c"
|
|
||||||
#include "sdram/generic_sdram.c"
|
|
||||||
|
|
||||||
/* tyan does not want the default */
|
|
||||||
#include "resourcemap.c"
|
|
||||||
|
|
||||||
#define FIRST_CPU 1
|
|
||||||
#define SECOND_CPU 1
|
|
||||||
#define TOTAL_CPUS (FIRST_CPU + SECOND_CPU)
|
|
||||||
|
|
||||||
#define CK804_NUM 1
|
|
||||||
#include "southbridge/nvidia/ck804/ck804_early_setup_ss.h"
|
|
||||||
//set GPIO to input mode
|
|
||||||
#define CK804_MB_SETUP \
|
|
||||||
RES_PORT_IO_8, SYSCTRL_IO_BASE + 0xc0+15, ~(0xff), ((0<<4)|(0<<2)|(0<<0)),/* M8,GPIO16, PCIXA_PRSNT2_L*/ \
|
|
||||||
RES_PORT_IO_8, SYSCTRL_IO_BASE + 0xc0+44, ~(0xff), ((0<<4)|(0<<2)|(0<<0)),/* P5,GPIO45, PCIXA_PRSNT1_L*/ \
|
|
||||||
RES_PORT_IO_8, SYSCTRL_IO_BASE + 0xc0+16, ~(0xff), ((0<<4)|(0<<2)|(0<<0)),/* K4,GPIO17, PCIXB_PRSNT1_L*/ \
|
|
||||||
RES_PORT_IO_8, SYSCTRL_IO_BASE + 0xc0+45, ~(0xff), ((0<<4)|(0<<2)|(0<<0)),/* P7,GPIO46, PCIXB_PRSNT2_L*/ \
|
|
||||||
|
|
||||||
#include "southbridge/nvidia/ck804/ck804_early_setup.c"
|
|
||||||
|
|
||||||
static void main(unsigned long bist)
|
|
||||||
{
|
|
||||||
static const struct mem_controller cpu[] = {
|
|
||||||
#if FIRST_CPU
|
|
||||||
{
|
|
||||||
.node_id = 0,
|
|
||||||
.f0 = PCI_DEV(0, 0x18, 0),
|
|
||||||
.f1 = PCI_DEV(0, 0x18, 1),
|
|
||||||
.f2 = PCI_DEV(0, 0x18, 2),
|
|
||||||
.f3 = PCI_DEV(0, 0x18, 3),
|
|
||||||
.channel0 = { (0xa<<3)|0, (0xa<<3)|2, 0, 0 },
|
|
||||||
.channel1 = { (0xa<<3)|1, (0xa<<3)|3, 0, 0 },
|
|
||||||
},
|
|
||||||
#endif
|
|
||||||
#if SECOND_CPU
|
|
||||||
{
|
|
||||||
.node_id = 1,
|
|
||||||
.f0 = PCI_DEV(0, 0x19, 0),
|
|
||||||
.f1 = PCI_DEV(0, 0x19, 1),
|
|
||||||
.f2 = PCI_DEV(0, 0x19, 2),
|
|
||||||
.f3 = PCI_DEV(0, 0x19, 3),
|
|
||||||
.channel0 = { (0xa<<3)|4, (0xa<<3)|6, 0, 0 },
|
|
||||||
.channel1 = { (0xa<<3)|5, (0xa<<3)|7, 0, 0 },
|
|
||||||
},
|
|
||||||
#endif
|
|
||||||
};
|
|
||||||
|
|
||||||
int needs_reset;
|
|
||||||
|
|
||||||
if (bist == 0) {
|
|
||||||
k8_init_and_stop_secondaries();
|
|
||||||
}
|
|
||||||
|
|
||||||
w83627hf_enable_serial(SERIAL_DEV, TTYS0_BASE);
|
|
||||||
uart_init();
|
|
||||||
console_init();
|
|
||||||
|
|
||||||
/* Halt if there was a built in self test failure */
|
|
||||||
// report_bist_failure(bist);
|
|
||||||
|
|
||||||
setup_s2892_resource_map();
|
|
||||||
|
|
||||||
needs_reset = setup_coherent_ht_domain();
|
|
||||||
|
|
||||||
needs_reset |= ht_setup_chains_x();
|
|
||||||
|
|
||||||
needs_reset |= ck804_early_setup_x();
|
|
||||||
|
|
||||||
if (needs_reset) {
|
|
||||||
print_info("ht reset -\r\n");
|
|
||||||
soft_reset();
|
|
||||||
}
|
|
||||||
|
|
||||||
enable_smbus();
|
|
||||||
|
|
||||||
memreset_setup();
|
|
||||||
sdram_initialize(ARRAY_SIZE(cpu), cpu);
|
|
||||||
|
|
||||||
}
|
|
||||||
|
|
@ -1,90 +0,0 @@
|
||||||
#define ASSEMBLY 1
|
|
||||||
#include <stdint.h>
|
|
||||||
#include <device/pci_def.h>
|
|
||||||
#include <device/pci_ids.h>
|
|
||||||
#include <arch/io.h>
|
|
||||||
#include <arch/romcc_io.h>
|
|
||||||
#include <cpu/x86/lapic.h>
|
|
||||||
#include "pc80/mc146818rtc_early.c"
|
|
||||||
|
|
||||||
#include "southbridge/nvidia/ck804/ck804_enable_rom.c"
|
|
||||||
#include "northbridge/amd/amdk8/early_ht.c"
|
|
||||||
#include "cpu/x86/lapic/boot_cpu.c"
|
|
||||||
#include "cpu/x86/mtrr/earlymtrr.c"
|
|
||||||
#include "northbridge/amd/amdk8/reset_test.c"
|
|
||||||
|
|
||||||
static void sio_setup(void)
|
|
||||||
{
|
|
||||||
|
|
||||||
unsigned value;
|
|
||||||
uint32_t dword;
|
|
||||||
uint8_t byte;
|
|
||||||
|
|
||||||
byte = pci_read_config32(PCI_DEV(0, CK804_DEVN_BASE+1 , 0), 0x7b);
|
|
||||||
byte |= 0x20;
|
|
||||||
pci_write_config8(PCI_DEV(0, CK804_DEVN_BASE+1 , 0), 0x7b, byte);
|
|
||||||
|
|
||||||
dword = pci_read_config32(PCI_DEV(0, CK804_DEVN_BASE+1 , 0), 0xa0);
|
|
||||||
dword |= (1<<0);
|
|
||||||
pci_write_config32(PCI_DEV(0, CK804_DEVN_BASE+1 , 0), 0xa0, dword);
|
|
||||||
|
|
||||||
|
|
||||||
}
|
|
||||||
|
|
||||||
#if CONFIG_LOGICAL_CPUS==1
|
|
||||||
#include "cpu/amd/dualcore/dualcore_id.c"
|
|
||||||
#endif
|
|
||||||
|
|
||||||
static unsigned long main(unsigned long bist)
|
|
||||||
{
|
|
||||||
/* Make cerain my local apic is useable */
|
|
||||||
enable_lapic();
|
|
||||||
|
|
||||||
/* Is this a cpu only reset? */
|
|
||||||
if (early_mtrr_init_detected()) {
|
|
||||||
if (last_boot_normal()) {
|
|
||||||
goto normal_image;
|
|
||||||
} else {
|
|
||||||
goto fallback_image;
|
|
||||||
}
|
|
||||||
}
|
|
||||||
|
|
||||||
/* Is this a secondary cpu? */
|
|
||||||
if (!boot_cpu()) {
|
|
||||||
if (last_boot_normal()) {
|
|
||||||
goto normal_image;
|
|
||||||
} else {
|
|
||||||
goto fallback_image;
|
|
||||||
}
|
|
||||||
}
|
|
||||||
|
|
||||||
/* Nothing special needs to be done to find bus 0 */
|
|
||||||
/* Allow the HT devices to be found */
|
|
||||||
|
|
||||||
enumerate_ht_chain();
|
|
||||||
|
|
||||||
sio_setup();
|
|
||||||
|
|
||||||
/* Setup the ck804 */
|
|
||||||
ck804_enable_rom();
|
|
||||||
|
|
||||||
/* Is this a deliberate reset by the bios */
|
|
||||||
if (bios_reset_detected() && last_boot_normal()) {
|
|
||||||
goto normal_image;
|
|
||||||
}
|
|
||||||
/* This is the primary cpu how should I boot? */
|
|
||||||
else if (do_normal_boot()) {
|
|
||||||
goto normal_image;
|
|
||||||
}
|
|
||||||
else {
|
|
||||||
goto fallback_image;
|
|
||||||
}
|
|
||||||
normal_image:
|
|
||||||
asm volatile ("jmp __normal_image"
|
|
||||||
: /* outputs */
|
|
||||||
: "a" (bist) /* inputs */
|
|
||||||
: /* clobbers */
|
|
||||||
);
|
|
||||||
fallback_image:
|
|
||||||
return bist;
|
|
||||||
}
|
|
||||||
|
|
@ -1,178 +0,0 @@
|
||||||
#define ASSEMBLY 1
|
|
||||||
|
|
||||||
#include <stdint.h>
|
|
||||||
#include <device/pci_def.h>
|
|
||||||
#include <arch/io.h>
|
|
||||||
#include <device/pnp_def.h>
|
|
||||||
#include <arch/romcc_io.h>
|
|
||||||
#include <cpu/x86/lapic.h>
|
|
||||||
#include <arch/cpu.h>
|
|
||||||
#include <stdlib.h>
|
|
||||||
#include "option_table.h"
|
|
||||||
#include "pc80/mc146818rtc_early.c"
|
|
||||||
#include "pc80/serial.c"
|
|
||||||
#include "arch/i386/lib/console.c"
|
|
||||||
#include "ram/ramtest.c"
|
|
||||||
|
|
||||||
//#define K8_HT_FREQ_1G_SUPPORT 1
|
|
||||||
#include "northbridge/amd/amdk8/incoherent_ht.c"
|
|
||||||
#include "southbridge/nvidia/ck804/ck804_early_smbus.c"
|
|
||||||
#include "northbridge/amd/amdk8/raminit.h"
|
|
||||||
#include "cpu/amd/model_fxx/apic_timer.c"
|
|
||||||
#include "lib/delay.c"
|
|
||||||
#include "cpu/x86/lapic/boot_cpu.c"
|
|
||||||
#include "northbridge/amd/amdk8/reset_test.c"
|
|
||||||
#include "northbridge/amd/amdk8/debug.c"
|
|
||||||
#include "cpu/amd/model_fxx/model_fxx_msr.h"
|
|
||||||
#include "superio/smsc/lpc47b397/lpc47b397_early_serial.c"
|
|
||||||
|
|
||||||
#include "cpu/amd/mtrr/amd_earlymtrr.c"
|
|
||||||
#include "cpu/x86/bist.h"
|
|
||||||
#include "cpu/amd/dualcore/dualcore.c"
|
|
||||||
|
|
||||||
#include "superio/smsc/lpc47b397/lpc47b397_early_gpio.c"
|
|
||||||
|
|
||||||
#include "northbridge/amd/amdk8/setup_resource_map.c"
|
|
||||||
|
|
||||||
#define SERIAL_DEV PNP_DEV(0x2e, LPC47B397_SP1)
|
|
||||||
|
|
||||||
static void hard_reset(void)
|
|
||||||
{
|
|
||||||
set_bios_reset();
|
|
||||||
|
|
||||||
/* full reset */
|
|
||||||
outb(0x0a, 0x0cf9);
|
|
||||||
outb(0x0e, 0x0cf9);
|
|
||||||
}
|
|
||||||
|
|
||||||
static void soft_reset(void)
|
|
||||||
{
|
|
||||||
set_bios_reset();
|
|
||||||
#if 1
|
|
||||||
/* link reset */
|
|
||||||
outb(0x02, 0x0cf9);
|
|
||||||
outb(0x06, 0x0cf9);
|
|
||||||
#endif
|
|
||||||
}
|
|
||||||
|
|
||||||
static void memreset_setup(void)
|
|
||||||
{
|
|
||||||
}
|
|
||||||
|
|
||||||
static void memreset(int controllers, const struct mem_controller *ctrl)
|
|
||||||
{
|
|
||||||
}
|
|
||||||
|
|
||||||
#define SUPERIO_GPIO_DEV PNP_DEV(0x2e, LPC47B397_RT)
|
|
||||||
|
|
||||||
#define SUPERIO_GPIO_IO_BASE 0x400
|
|
||||||
|
|
||||||
static void sio_gpio_setup(void){
|
|
||||||
|
|
||||||
unsigned value;
|
|
||||||
|
|
||||||
// lpc47b397_enable_serial(SUPERIO_GPIO_DEV, SUPERIO_GPIO_IO_BASE); // Already enable in failover.c
|
|
||||||
lpc47b397_gpio_offset_out(SUPERIO_GPIO_IO_BASE, 0x2c, (1<<7)|(0<<2)|(0<<1)|(0<<0)); // GP21, offset 0x2c, DISABLE_SCSI_L
|
|
||||||
value = lpc47b397_gpio_offset_in(SUPERIO_GPIO_IO_BASE, 0x4c);
|
|
||||||
lpc47b397_gpio_offset_out(SUPERIO_GPIO_IO_BASE, 0x4c, (value|(1<<1)));
|
|
||||||
}
|
|
||||||
|
|
||||||
static inline void activate_spd_rom(const struct mem_controller *ctrl)
|
|
||||||
{
|
|
||||||
/* nothing to do */
|
|
||||||
}
|
|
||||||
|
|
||||||
static inline int spd_read_byte(unsigned device, unsigned address)
|
|
||||||
{
|
|
||||||
return smbus_read_byte(device, address);
|
|
||||||
}
|
|
||||||
|
|
||||||
#define QRANK_DIMM_SUPPORT 1
|
|
||||||
#include "northbridge/amd/amdk8/raminit.c"
|
|
||||||
#include "northbridge/amd/amdk8/coherent_ht.c"
|
|
||||||
#include "sdram/generic_sdram.c"
|
|
||||||
|
|
||||||
/* tyan does not want the default */
|
|
||||||
#include "resourcemap.c"
|
|
||||||
|
|
||||||
#define FIRST_CPU 1
|
|
||||||
#define SECOND_CPU 1
|
|
||||||
#define TOTAL_CPUS (FIRST_CPU + SECOND_CPU)
|
|
||||||
|
|
||||||
#define CK804_NUM 2
|
|
||||||
#define CK804B_BUSN 0x80
|
|
||||||
#define CK804_USE_NIC 1
|
|
||||||
#define CK804_USE_ACI 1
|
|
||||||
#include "southbridge/nvidia/ck804/ck804_early_setup_ss.h"
|
|
||||||
//set GPIO to input mode
|
|
||||||
#define CK804_MB_SETUP \
|
|
||||||
RES_PORT_IO_8, SYSCTRL_IO_BASE + 0xc0+ 5, ~(0xff),((0<<4)|(0<<2)|(0<<0)),/* M9,GPIO6, PCIXB2_PRSNT1_L*/ \
|
|
||||||
RES_PORT_IO_8, SYSCTRL_IO_BASE + 0xc0+15, ~(0xff),((0<<4)|(0<<2)|(0<<0)),/* M8,GPIO16, PCIXB2_PRSNT2_L*/ \
|
|
||||||
RES_PORT_IO_8, SYSCTRL_IO_BASE + 0xc0+44, ~(0xff),((0<<4)|(0<<2)|(0<<0)),/* P5,GPIO45, PCIXA_PRSNT1_L*/ \
|
|
||||||
RES_PORT_IO_8, SYSCTRL_IO_BASE + 0xc0+ 7, ~(0xff),((0<<4)|(0<<2)|(0<<0)),/* M5,GPIO8, PCIXA_PRSNT2_L*/ \
|
|
||||||
RES_PORT_IO_8, SYSCTRL_IO_BASE + 0xc0+16, ~(0xff),((0<<4)|(0<<2)|(0<<0)),/* K4,GPIO17, PCIXB_PRSNT1_L*/ \
|
|
||||||
RES_PORT_IO_8, SYSCTRL_IO_BASE + 0xc0+45, ~(0xff),((0<<4)|(0<<2)|(0<<0)),/* P7,GPIO46, PCIXB_PRSNT2_L*/
|
|
||||||
|
|
||||||
#include "southbridge/nvidia/ck804/ck804_early_setup.c"
|
|
||||||
|
|
||||||
static void main(unsigned long bist)
|
|
||||||
{
|
|
||||||
static const struct mem_controller cpu[] = {
|
|
||||||
#if FIRST_CPU
|
|
||||||
{
|
|
||||||
.node_id = 0,
|
|
||||||
.f0 = PCI_DEV(0, 0x18, 0),
|
|
||||||
.f1 = PCI_DEV(0, 0x18, 1),
|
|
||||||
.f2 = PCI_DEV(0, 0x18, 2),
|
|
||||||
.f3 = PCI_DEV(0, 0x18, 3),
|
|
||||||
.channel0 = { (0xa<<3)|0, (0xa<<3)|2, 0, 0 },
|
|
||||||
.channel1 = { (0xa<<3)|1, (0xa<<3)|3, 0, 0 },
|
|
||||||
},
|
|
||||||
#endif
|
|
||||||
#if SECOND_CPU
|
|
||||||
{
|
|
||||||
.node_id = 1,
|
|
||||||
.f0 = PCI_DEV(0, 0x19, 0),
|
|
||||||
.f1 = PCI_DEV(0, 0x19, 1),
|
|
||||||
.f2 = PCI_DEV(0, 0x19, 2),
|
|
||||||
.f3 = PCI_DEV(0, 0x19, 3),
|
|
||||||
.channel0 = { (0xa<<3)|4, (0xa<<3)|6, 0, 0 },
|
|
||||||
.channel1 = { (0xa<<3)|5, (0xa<<3)|7, 0, 0 },
|
|
||||||
},
|
|
||||||
#endif
|
|
||||||
};
|
|
||||||
|
|
||||||
int needs_reset;
|
|
||||||
|
|
||||||
if (bist == 0) {
|
|
||||||
k8_init_and_stop_secondaries();
|
|
||||||
}
|
|
||||||
|
|
||||||
lpc47b397_enable_serial(SERIAL_DEV, TTYS0_BASE);
|
|
||||||
uart_init();
|
|
||||||
console_init();
|
|
||||||
|
|
||||||
/* Halt if there was a built in self test failure */
|
|
||||||
report_bist_failure(bist);
|
|
||||||
|
|
||||||
sio_gpio_setup();
|
|
||||||
|
|
||||||
setup_s2895_resource_map();
|
|
||||||
|
|
||||||
needs_reset = setup_coherent_ht_domain();
|
|
||||||
|
|
||||||
needs_reset |= ht_setup_chains_x();
|
|
||||||
|
|
||||||
needs_reset |= ck804_early_setup_x();
|
|
||||||
|
|
||||||
if (needs_reset) {
|
|
||||||
print_info("ht reset -\r\n");
|
|
||||||
soft_reset();
|
|
||||||
}
|
|
||||||
|
|
||||||
enable_smbus();
|
|
||||||
|
|
||||||
memreset_setup();
|
|
||||||
sdram_initialize(ARRAY_SIZE(cpu), cpu);
|
|
||||||
|
|
||||||
}
|
|
||||||
|
|
@ -1,108 +0,0 @@
|
||||||
#define ASSEMBLY 1
|
|
||||||
#include <stdint.h>
|
|
||||||
#include <device/pci_def.h>
|
|
||||||
|
|
||||||
#include <device/pnp_def.h>
|
|
||||||
|
|
||||||
#include <device/pci_ids.h>
|
|
||||||
#include <arch/io.h>
|
|
||||||
#include <arch/romcc_io.h>
|
|
||||||
#include <cpu/x86/lapic.h>
|
|
||||||
#include "pc80/mc146818rtc_early.c"
|
|
||||||
|
|
||||||
#include "southbridge/nvidia/ck804/ck804_enable_rom.c"
|
|
||||||
#include "northbridge/amd/amdk8/early_ht.c"
|
|
||||||
#include "cpu/x86/lapic/boot_cpu.c"
|
|
||||||
#include "cpu/x86/mtrr/earlymtrr.c"
|
|
||||||
#include "northbridge/amd/amdk8/reset_test.c"
|
|
||||||
|
|
||||||
#include "superio/smsc/lpc47b397/lpc47b397_early_serial.c"
|
|
||||||
#include "superio/smsc/lpc47b397/lpc47b397_early_gpio.c"
|
|
||||||
|
|
||||||
#define SUPERIO_GPIO_DEV PNP_DEV(0x2e, LPC47B397_RT)
|
|
||||||
|
|
||||||
#define SUPERIO_GPIO_IO_BASE 0x400
|
|
||||||
|
|
||||||
static void sio_setup(void)
|
|
||||||
{
|
|
||||||
|
|
||||||
unsigned value;
|
|
||||||
uint32_t dword;
|
|
||||||
uint8_t byte;
|
|
||||||
|
|
||||||
pci_write_config32(PCI_DEV(0, CK804_DEVN_BASE+1, 0), 0xac, 0x047f0400);
|
|
||||||
|
|
||||||
byte = pci_read_config32(PCI_DEV(0, CK804_DEVN_BASE+1 , 0), 0x7b);
|
|
||||||
byte |= 0x20;
|
|
||||||
pci_write_config8(PCI_DEV(0, CK804_DEVN_BASE+1 , 0), 0x7b, byte);
|
|
||||||
|
|
||||||
dword = pci_read_config32(PCI_DEV(0, CK804_DEVN_BASE+1 , 0), 0xa0);
|
|
||||||
dword |= (1<<29)|(1<<0);
|
|
||||||
pci_write_config32(PCI_DEV(0, CK804_DEVN_BASE+1 , 0), 0xa0, dword);
|
|
||||||
|
|
||||||
#if 1
|
|
||||||
lpc47b397_enable_serial(SUPERIO_GPIO_DEV, SUPERIO_GPIO_IO_BASE);
|
|
||||||
|
|
||||||
value = lpc47b397_gpio_offset_in(SUPERIO_GPIO_IO_BASE, 0x77);
|
|
||||||
value &= 0xbf;
|
|
||||||
lpc47b397_gpio_offset_out(SUPERIO_GPIO_IO_BASE, 0x77, value);
|
|
||||||
#endif
|
|
||||||
|
|
||||||
}
|
|
||||||
|
|
||||||
#if CONFIG_LOGICAL_CPUS==1
|
|
||||||
#include "cpu/amd/dualcore/dualcore_id.c"
|
|
||||||
#else
|
|
||||||
#include "cpu/amd/model_fxx/node_id.c"
|
|
||||||
#endif
|
|
||||||
|
|
||||||
static unsigned long main(unsigned long bist)
|
|
||||||
{
|
|
||||||
/* Is this a cpu only reset? */
|
|
||||||
if (early_mtrr_init_detected()) {
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||||||
if (last_boot_normal()) {
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||||||
goto normal_image;
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||||||
} else {
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goto fallback_image;
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||||||
}
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||||||
}
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||||||
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/* Is this a secondary cpu? */
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if (!boot_cpu()) {
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||||||
if (last_boot_normal()) {
|
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||||||
goto normal_image;
|
|
||||||
} else {
|
|
||||||
goto fallback_image;
|
|
||||||
}
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||||||
}
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||||||
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/* Nothing special needs to be done to find bus 0 */
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/* Allow the HT devices to be found */
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enumerate_ht_chain();
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sio_setup();
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/* Setup the ck804 */
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ck804_enable_rom();
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/* Is this a deliberate reset by the bios */
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if (bios_reset_detected() && last_boot_normal()) {
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goto normal_image;
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||||||
}
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/* This is the primary cpu how should I boot? */
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else if (do_normal_boot()) {
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goto normal_image;
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||||||
}
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||||||
else {
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||||||
goto fallback_image;
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||||||
}
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normal_image:
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asm volatile ("jmp __normal_image"
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: /* outputs */
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: "a" (bist) /* inputs */
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||||||
: /* clobbers */
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);
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||||||
fallback_image:
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||||||
return bist;
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||||||
}
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