baytrail: gpio: Make GPIO inputs MMIO by default
The Linux kernel driver cannot handle Baytrail legacy GPIOs, so make the default input GPIO type MMIO. BUG=chrome-os-partner:24408 TEST=Manual on Rambi. Run "echo 169 > /sys/class/gpio/export; cat /sys/class/gpio/gpio169/value", verify GPIO value changes based upon mic jack status. BRANCH=None Change-Id: I27870ce8b7ecae9228e06e48c8759409c824c2eb Signed-off-by: Shawn Nematbakhsh <shawnn@chromium.org> Reviewed-on: https://chromium-review.googlesource.com/179169 Reviewed-by: Aaron Durbin <adurbin@chromium.org> Signed-off-by: Aaron Durbin <adurbin@chromium.org> Reviewed-on: http://review.coreboot.org/4992 Reviewed-by: Kyösti Mälkki <kyosti.malkki@gmail.com> Tested-by: build bot (Jenkins)
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27351b93c0
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@ -59,7 +59,7 @@
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#define GPSSUS_COUNT 44
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/* GPIO legacy IO register settings */
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#define GPIO_USE_PAD 0
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#define GPIO_USE_MMIO 0
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#define GPIO_USE_LEGACY 1
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#define GPIO_DIR_OUTPUT 0
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@ -155,32 +155,35 @@
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* if not set correctly, even if the pin isn't configured as GPIO. */
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#define PAD_VAL_DEFAULT PAD_VAL_INPUT
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/* Configure GPIOs as legacy by default. GPNCORE doesn't support
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* legacy config -- so also configure the pad regs as GPIO. We rely upon
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* the fact that all GPNCORE pads are function 0 GPIO. */
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/* Configure GPIOs as MMIO by default */
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#define GPIO_INPUT_PU_10K \
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{ .pad_conf0 = PAD_PU_10K | PAD_PULL_UP | PAD_CONFIG0_DEFAULT \
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| PAD_FUNC0, \
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{ .pad_conf0 = PAD_PU_10K | PAD_PULL_UP | PAD_CONFIG0_DEFAULT, \
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.pad_conf1 = PAD_CONFIG1_DEFAULT, \
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.pad_val = PAD_VAL_INPUT, \
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.use_sel = GPIO_USE_LEGACY, \
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.io_sel = GPIO_DIR_INPUT }
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.use_sel = GPIO_USE_MMIO, \
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.is_gpio = 1 }
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#define GPIO_INPUT_PD_10K \
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{ .pad_conf0 = PAD_PU_10K | PAD_PULL_DOWN | PAD_CONFIG0_DEFAULT \
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| PAD_FUNC0, \
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{ .pad_conf0 = PAD_PU_10K | PAD_PULL_DOWN | PAD_CONFIG0_DEFAULT, \
|
||||
.pad_conf1 = PAD_CONFIG1_DEFAULT, \
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||||
.pad_val = PAD_VAL_INPUT, \
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||||
.use_sel = GPIO_USE_LEGACY, \
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.io_sel = GPIO_DIR_INPUT }
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.use_sel = GPIO_USE_MMIO, \
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.is_gpio = 1 }
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#define GPIO_INPUT_NOPU \
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{ .pad_conf0 = PAD_PU_10K | PAD_PULL_DISABLE | PAD_CONFIG0_DEFAULT \
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| PAD_FUNC0, \
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||||
{ .pad_conf0 = PAD_PU_10K | PAD_PULL_DISABLE | PAD_CONFIG0_DEFAULT, \
|
||||
.pad_conf1 = PAD_CONFIG1_DEFAULT, \
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.pad_val = PAD_VAL_INPUT, \
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||||
.use_sel = GPIO_USE_MMIO, \
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.is_gpio = 1 }
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#define GPIO_INPUT_LEGACY_NOPU \
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{ .pad_conf0 = PAD_PU_10K | PAD_PULL_DISABLE | PAD_CONFIG0_DEFAULT, \
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.pad_conf1 = PAD_CONFIG1_DEFAULT, \
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||||
.pad_val = PAD_VAL_INPUT, \
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||||
.use_sel = GPIO_USE_LEGACY, \
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.io_sel = GPIO_DIR_INPUT }
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.io_sel = GPIO_DIR_INPUT, \
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.is_gpio = 1 }
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/* Direct / dedicated IRQ input - pass signal directly to apic */
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#define GPIO_DIRQ \
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@ -192,25 +195,25 @@
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#define GPIO_OUT_LOW \
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{ .pad_conf0 = PAD_PULL_DISABLE | PAD_CONFIG0_DEFAULT \
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| PAD_FUNC0, \
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||||
.pad_conf1 = PAD_CONFIG1_DEFAULT, \
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||||
.pad_val = PAD_VAL_OUTPUT | PAD_VAL_LOW, \
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||||
.use_sel = GPIO_USE_LEGACY, \
|
||||
.io_sel = GPIO_DIR_OUTPUT, \
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||||
.gp_lvl = GPIO_LEVEL_LOW }
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||||
.gp_lvl = GPIO_LEVEL_LOW, \
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||||
.is_gpio = 1 }
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#define GPIO_OUT_HIGH \
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||||
{ .pad_conf0 = PAD_PULL_DISABLE | PAD_CONFIG0_DEFAULT \
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||||
| PAD_FUNC0, \
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||||
{ .pad_conf0 = PAD_PULL_DISABLE | PAD_CONFIG0_DEFAULT, \
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||||
.pad_conf1 = PAD_CONFIG1_DEFAULT, \
|
||||
.pad_val = PAD_VAL_OUTPUT | PAD_VAL_HIGH, \
|
||||
.use_sel = GPIO_USE_LEGACY, \
|
||||
.io_sel = GPIO_DIR_OUTPUT, \
|
||||
.gp_lvl = GPIO_LEVEL_HIGH }
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||||
.gp_lvl = GPIO_LEVEL_HIGH, \
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||||
.is_gpio = 1 }
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/* Define no-pull / PU / PD configs for each functional config option */
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#define GPIO_FUNC(_func, _pudir, _str) \
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{ .use_sel = GPIO_USE_PAD, \
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||||
{ .use_sel = GPIO_USE_MMIO, \
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||||
.pad_conf0 = PAD_FUNC##_func | PAD_##_pudir | PAD_PU_##_str | \
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||||
PAD_CONFIG0_DEFAULT, \
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.pad_conf1 = PAD_CONFIG1_DEFAULT, \
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@ -252,6 +255,7 @@
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/* Common default GPIO settings */
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#define GPIO_INPUT GPIO_INPUT_NOPU
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#define GPIO_INPUT_LEGACY GPIO_INPUT_LEGACY_NOPU
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#define GPIO_INPUT_PU GPIO_INPUT_PU_10K
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#define GPIO_INPUT_PD GPIO_INPUT_PD_10K
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#define GPIO_NC GPIO_INPUT_PU_10K
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@ -260,6 +264,19 @@
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/* 16 DirectIRQs per supported bank */
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#define GPIO_MAX_DIRQS 16
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/* Most pins are GPIO function 0. Some banks have a range of pins with GPIO
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* function 1. Indicate first / last GPIOs with function 1. */
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#define GPIO_NONE 255
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/* All NCORE GPIOs are function 0 */
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#define GPNCORE_GPIO_F1_RANGE_START GPIO_NONE
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#define GPNCORE_GPIO_F1_RANGE_END GPIO_NONE
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/* SCORE GPIO [92:93] are function 1 */
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#define GPSCORE_GPIO_F1_RANGE_START 92
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#define GPSCORE_GPIO_F1_RANGE_END 93
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/* SSUS GPIO [11:21] are function 1 */
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#define GPSSUS_GPIO_F1_RANGE_START 11
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#define GPSSUS_GPIO_F1_RANGE_END 21
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struct soc_gpio_map {
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u32 pad_conf0;
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u32 pad_conf1;
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@ -271,6 +288,7 @@ struct soc_gpio_map {
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u8 tne : 1;
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u8 wake_en : 1;
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u8 smi : 1;
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u8 is_gpio : 1;
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} __attribute__ ((packed));
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struct soc_gpio_config {
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@ -288,6 +306,8 @@ struct gpio_bank {
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const int legacy_base;
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const unsigned long pad_base;
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const u8 has_wake_en :1;
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const u8 gpio_f1_range_start;
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||||
const u8 gpio_f1_range_end;
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};
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void setup_soc_gpios(struct soc_gpio_config *config);
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@ -60,6 +60,8 @@ static const struct gpio_bank gpncore_bank = {
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.legacy_base = GP_LEGACY_BASE_NONE,
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.pad_base = GPNCORE_PAD_BASE,
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||||
.has_wake_en = 0,
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||||
.gpio_f1_range_start = GPNCORE_GPIO_F1_RANGE_START,
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||||
.gpio_f1_range_end = GPNCORE_GPIO_F1_RANGE_END,
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};
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static const struct gpio_bank gpscore_bank = {
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@ -68,6 +70,8 @@ static const struct gpio_bank gpscore_bank = {
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.legacy_base = GPSCORE_LEGACY_BASE,
|
||||
.pad_base = GPSCORE_PAD_BASE,
|
||||
.has_wake_en = 0,
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||||
.gpio_f1_range_start = GPSCORE_GPIO_F1_RANGE_START,
|
||||
.gpio_f1_range_end = GPSCORE_GPIO_F1_RANGE_END,
|
||||
};
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static const struct gpio_bank gpssus_bank = {
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@ -76,6 +80,8 @@ static const struct gpio_bank gpssus_bank = {
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.legacy_base = GPSSUS_LEGACY_BASE,
|
||||
.pad_base = GPSSUS_PAD_BASE,
|
||||
.has_wake_en = 1,
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||||
.gpio_f1_range_start = GPSSUS_GPIO_F1_RANGE_START,
|
||||
.gpio_f1_range_end = GPSSUS_GPIO_F1_RANGE_END,
|
||||
};
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||||
static void setup_gpios(const struct soc_gpio_map *gpios,
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@ -83,7 +89,7 @@ static void setup_gpios(const struct soc_gpio_map *gpios,
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{
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const struct soc_gpio_map *config;
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int gpio = 0;
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u32 reg;
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u32 reg, pad_conf0;
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u8 set, bit;
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u32 use_sel[4] = {0};
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@ -120,13 +126,23 @@ static void setup_gpios(const struct soc_gpio_map *gpios,
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/* Pad configuration registers */
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reg = bank->pad_base + 16 * bank->gpio_to_pad[gpio];
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/* Add correct func to GPIO pad config */
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pad_conf0 = config->pad_conf0;
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if (config->is_gpio)
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{
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if (gpio >= bank->gpio_f1_range_start &&
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gpio <= bank->gpio_f1_range_end)
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pad_conf0 |= PAD_FUNC1;
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else
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pad_conf0 |= PAD_FUNC0;
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}
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#ifdef GPIO_DEBUG
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printk(BIOS_DEBUG, "Write Pad: Base(%x) - %x %x %x\n",
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reg, config->pad_conf0, config->pad_conf1,
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config->pad_val );
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reg, pad_conf0, config->pad_conf1, config->pad_val);
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#endif
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write32(reg + PAD_CONF0_REG, config->pad_conf0);
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write32(reg + PAD_CONF0_REG, pad_conf0);
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||||
write32(reg + PAD_CONF1_REG, config->pad_conf1);
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||||
write32(reg + PAD_VAL_REG, config->pad_val);
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}
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