mb/asus/h61m-cs: Add ASUS H61M-CS
Working:
- USB (Partially. Check "Not working")
- PCIe
- PCIe graphics
- All SATA ports
- Native memory init
- On-board audio (back and front)
- S3 (Sleep and wake)
Not working:
- Fan control
- USB (If the keyboard has a USB Hub or if the keyboard
is connected through 2 or more hubs then it doesn't
initialize in time. A simple reboot allows the
keyboard to be used in SeaBIOS and the bootloader)
Untested:
- PS/2
- On board graphics
Change-Id: I4ed2077248a8d7123c728c790d9b81fe37956ed2
Signed-off-by: Abhinav Hardikar <realdevmaster64@gmail.com>
Reviewed-on: https://review.coreboot.org/c/30767
Reviewed-by: Tristan Corrick <tristan@corrick.kiwi>
Reviewed-by: Angel Pons <th3fanbus@gmail.com>
Tested-by: build bot (Jenkins) <no-reply@coreboot.org>
This commit is contained in:
devmaster64
Patrick Georgi
parent
6afeef829f
commit
3f888ef845
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@ -0,0 +1,39 @@
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if BOARD_ASUS_H61M_CS
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config BOARD_SPECIFIC_OPTIONS
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def_bool y
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select BOARD_ROMSIZE_KB_8192
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select HAVE_ACPI_RESUME
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select HAVE_ACPI_TABLES
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select INTEL_INT15
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select NORTHBRIDGE_INTEL_IVYBRIDGE
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select SERIRQ_CONTINUOUS_MODE
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select SOUTHBRIDGE_INTEL_BD82X6X
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|
select USE_NATIVE_RAMINIT
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|
select SUPERIO_NUVOTON_NCT6779D
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|
select MAINBOARD_HAS_LIBGFXINIT
|
||||||
|
select HAVE_OPTION_TABLE
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||||||
|
select HAVE_CMOS_DEFAULT
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||||||
|
select NO_UART_ON_SUPERIO
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||||||
|
select INTEL_GMA_HAVE_VBT
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config MAINBOARD_DIR
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string
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default asus/h61m-cs
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config MAINBOARD_PART_NUMBER
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|
string
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default "H61M-CS"
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config MAINBOARD_PCI_SUBSYSTEM_DEVICE_ID
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hex
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default 0x844d
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||||||
|
config MAINBOARD_PCI_SUBSYSTEM_VENDOR_ID
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|
hex
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||||||
|
default 0x1043
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|
config MAX_CPUS
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|
int
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|
default 8
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|
endif
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@ -0,0 +1,2 @@
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|
config BOARD_ASUS_H61M_CS
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||||||
|
bool "H61M-CS"
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@ -0,0 +1,2 @@
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romstage-y += gpio.c
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|
ramstage-$(CONFIG_MAINBOARD_USE_LIBGFXINIT) += gma-mainboard.ads
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@ -0,0 +1,24 @@
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/*
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* This file is part of the coreboot project.
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*
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* Copyright (C) 2019 Abhinav Hardikar <realdevmaster64@gmail.com>
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* This program is free software: you can redistribute it and/or modify
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* it under the terms of the GNU General Public License as published by
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* the Free Software Foundation, either version 2 of the License, or
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* (at your option) any later version.
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*
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* This program is distributed in the hope that it will be useful,
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* but WITHOUT ANY WARRANTY; without even the implied warranty of
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* MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE. See the
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* GNU General Public License for more details.
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*/
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Method(_WAK,1)
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{
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Return(Package(){0,0})
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}
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Method(_PTS,1)
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|
{
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|
}
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@ -0,0 +1 @@
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|
#include <drivers/pc80/pc/ps2_controller.asl>
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@ -0,0 +1,22 @@
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/*
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* This file is part of the coreboot project.
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*
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* Copyright (C) 2008-2009 coresystems GmbH
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|
* Copyright (C) 2014 Vladimir Serbinenko
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*
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|
* This program is free software; you can redistribute it and/or
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|
* modify it under the terms of the GNU General Public License as
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|
* published by the Free Software Foundation; version 2 of
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* the License.
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*
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* This program is distributed in the hope that it will be useful,
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|
* but WITHOUT ANY WARRANTY; without even the implied warranty of
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|
* MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE. See the
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* GNU General Public License for more details.
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*/
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|
#include <southbridge/intel/bd82x6x/nvs.h>
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|
void acpi_create_gnvs(global_nvs_t *gnvs)
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{
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}
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@ -0,0 +1,6 @@
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|
Category: desktop
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Board URL: https://www.asus.com/in/Motherboards/H61MCS
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ROM package: DIP-8
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ROM protocol: SPI
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ROM socketed: y
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Flashrom support: y
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@ -0,0 +1,6 @@
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boot_option=Fallback
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debug_level=Debug
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power_on_after_fail=Disable
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nmi=Enable
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sata_mode=AHCI
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|
gfx_uma_size=32M
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@ -0,0 +1,107 @@
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##
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## This file is part of the coreboot project.
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##
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|
## Copyright (C) 2007-2008 coresystems GmbH
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|
## Copyright (C) 2014 Vladimir Serbinenko
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##
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## This program is free software; you can redistribute it and/or modify
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## it under the terms of the GNU General Public License as published by
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|
## the Free Software Foundation; version 2 of the License.
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##
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## This program is distributed in the hope that it will be useful,
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|
## but WITHOUT ANY WARRANTY; without even the implied warranty of
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|
## MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE. See the
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||||||
|
## GNU General Public License for more details.
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||||||
|
##
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# -----------------------------------------------------------------
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|
entries
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# -----------------------------------------------------------------
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|
# Status Register A
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# -----------------------------------------------------------------
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||||||
|
# Status Register B
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||||||
|
# -----------------------------------------------------------------
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||||||
|
# Status Register C
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||||||
|
#96 4 r 0 status_c_rsvd
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||||||
|
#100 1 r 0 uf_flag
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||||||
|
#101 1 r 0 af_flag
|
||||||
|
#102 1 r 0 pf_flag
|
||||||
|
#103 1 r 0 irqf_flag
|
||||||
|
# -----------------------------------------------------------------
|
||||||
|
# Status Register D
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||||||
|
#104 7 r 0 status_d_rsvd
|
||||||
|
#111 1 r 0 valid_cmos_ram
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||||||
|
# -----------------------------------------------------------------
|
||||||
|
# Diagnostic Status Register
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||||||
|
#112 8 r 0 diag_rsvd1
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||||||
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# -----------------------------------------------------------------
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|
0 120 r 0 reserved_memory
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|
#120 264 r 0 unused
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||||||
|
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||||||
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# -----------------------------------------------------------------
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||||||
|
# RTC_BOOT_BYTE (coreboot hardcoded)
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||||||
|
384 1 e 4 boot_option
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|
388 4 h 0 reboot_counter
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||||||
|
#390 2 r 0 unused?
|
||||||
|
|
||||||
|
# -----------------------------------------------------------------
|
||||||
|
# coreboot config options: console
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||||||
|
#392 3 r 0 unused
|
||||||
|
395 4 e 6 debug_level
|
||||||
|
#399 1 r 0 unused
|
||||||
|
|
||||||
|
# coreboot config options: southbridge
|
||||||
|
408 1 e 1 nmi
|
||||||
|
409 2 e 7 power_on_after_fail
|
||||||
|
|
||||||
|
#411 10 r 0 unused
|
||||||
|
421 1 e 9 sata_mode
|
||||||
|
#422 2 r 0 unused
|
||||||
|
|
||||||
|
# coreboot config options: cpu
|
||||||
|
#425 7 r 0 unused
|
||||||
|
|
||||||
|
# coreboot config options: northbridge
|
||||||
|
432 3 e 11 gfx_uma_size
|
||||||
|
#435 549 r 0 unused
|
||||||
|
|
||||||
|
# coreboot config options: check sums
|
||||||
|
984 16 h 0 check_sum
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|
||||||
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# -----------------------------------------------------------------
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||||||
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enumerations
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#ID value text
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1 0 Disable
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1 1 Enable
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4 0 Fallback
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||||||
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4 1 Normal
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||||||
|
6 0 Emergency
|
||||||
|
6 1 Alert
|
||||||
|
6 2 Critical
|
||||||
|
6 3 Error
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|
6 4 Warning
|
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|
6 5 Notice
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||||||
|
6 6 Info
|
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6 7 Debug
|
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|
6 8 Spew
|
||||||
|
7 0 Disable
|
||||||
|
7 1 Enable
|
||||||
|
7 2 Keep
|
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|
9 0 AHCI
|
||||||
|
9 1 IDE
|
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11 0 32M
|
||||||
|
11 1 64M
|
||||||
|
11 2 96M
|
||||||
|
11 3 128M
|
||||||
|
11 4 160M
|
||||||
|
11 5 192M
|
||||||
|
11 6 224M
|
||||||
|
|
||||||
|
# -----------------------------------------------------------------
|
||||||
|
checksums
|
||||||
|
|
||||||
|
checksum 392 439 984
|
||||||
Binary file not shown.
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|
@ -0,0 +1,104 @@
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##
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## This file is part of the coreboot project.
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##
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## Copyright (C) 2019 Abhinav Hardikar <realdevmaster64@gmail.com>
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##
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## This program is free software: you can redistribute it and/or modify
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## it under the terms of the GNU General Public License as published by
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## the Free Software Foundation, either version 2 of the License, or
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## (at your option) any later version.
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##
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## This program is distributed in the hope that it will be useful,
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## but WITHOUT ANY WARRANTY; without even the implied warranty of
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|
## MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE. See the
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## GNU General Public License for more details.
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##
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chip northbridge/intel/sandybridge
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||||||
|
device cpu_cluster 0x0 on
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||||||
|
chip cpu/intel/model_206ax
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||||||
|
register "c1_acpower" = "1"
|
||||||
|
register "c1_battery" = "1"
|
||||||
|
register "c2_acpower" = "3"
|
||||||
|
register "c2_battery" = "3"
|
||||||
|
register "c3_acpower" = "5"
|
||||||
|
register "c3_battery" = "5"
|
||||||
|
device lapic 0x0 on end
|
||||||
|
device lapic 0xacac off end
|
||||||
|
end
|
||||||
|
end
|
||||||
|
device domain 0x0 on
|
||||||
|
subsystemid 0x1043 0x844d inherit
|
||||||
|
device pci 00.0 on end # Host bridge
|
||||||
|
device pci 01.0 on end # PCIe Bridge for discrete graphics
|
||||||
|
device pci 02.0 on end # Internal graphics
|
||||||
|
chip southbridge/intel/bd82x6x # Intel Series 6 Cougar Point PCH
|
||||||
|
register "c2_latency" = "0x0065"
|
||||||
|
register "gen1_dec" = "0x000c0291"
|
||||||
|
register "sata_port_map" = "0x33"
|
||||||
|
register "spi_lvscc" = "0x2005"
|
||||||
|
register "spi_uvscc" = "0x2005"
|
||||||
|
device pci 16.0 on end # Management Engine Interface 1
|
||||||
|
device pci 16.1 off end # Management Engine Interface 2
|
||||||
|
device pci 16.2 off end # Management Engine IDE-R
|
||||||
|
device pci 16.3 off end # Management Engine KT
|
||||||
|
device pci 19.0 off end # Intel Gigabit Ethernet
|
||||||
|
device pci 1a.0 on end # USB2 EHCI #2
|
||||||
|
device pci 1b.0 on # High Definition Audio Audio controller
|
||||||
|
subsystemid 0x1043 0x8445
|
||||||
|
end
|
||||||
|
device pci 1c.0 off end # PCIe Port #1
|
||||||
|
device pci 1c.1 off end # PCIe Port #2
|
||||||
|
device pci 1c.2 off end # PCIe Port #3
|
||||||
|
device pci 1c.3 on end # PCIe x1 Slot 1 PCIE_1
|
||||||
|
device pci 1c.4 on end # PCIe x1 Slot 2 PCIE_2
|
||||||
|
device pci 1c.5 on # Realtek Gigabit NIC
|
||||||
|
device pci 00.0 on end
|
||||||
|
end
|
||||||
|
device pci 1c.6 off end # PCIe Port #7
|
||||||
|
device pci 1c.7 off end # PCIe Port #8
|
||||||
|
device pci 1d.0 on end # USB2 EHCI #1
|
||||||
|
device pci 1e.0 off end # PCI bridge
|
||||||
|
device pci 1f.0 on # LPC bridge PCI-LPC bridge
|
||||||
|
chip superio/nuvoton/nct6779d
|
||||||
|
device pnp 2e.1 off end # Parallel
|
||||||
|
device pnp 2e.2 off end # UART A
|
||||||
|
device pnp 2e.3 off end # UART B, IR
|
||||||
|
device pnp 2e.5 on # Keyboard
|
||||||
|
io 0x60 = 0x0060
|
||||||
|
io 0x62 = 0x0064
|
||||||
|
irq 0x70 = 1
|
||||||
|
irq 0x72 = 12
|
||||||
|
end
|
||||||
|
device pnp 2e.6 off end # CIR
|
||||||
|
device pnp 2e.7 off end # GPIO6-8
|
||||||
|
device pnp 2e.8 off end # WDT1, GPIO0, GPIO1
|
||||||
|
device pnp 2e.108 off end # GPIO0
|
||||||
|
device pnp 2e.9 off end # GPIO1-8
|
||||||
|
device pnp 2e.109 on end # GPIO1
|
||||||
|
device pnp 2e.209 on end # GPIO2
|
||||||
|
device pnp 2e.309 on end # GPIO3
|
||||||
|
device pnp 2e.409 off end # GPIO4
|
||||||
|
device pnp 2e.509 on end # GPIO5
|
||||||
|
device pnp 2e.609 off end # GPIO6
|
||||||
|
device pnp 2e.709 off end # GPIO7
|
||||||
|
device pnp 2e.a off end # ACPI
|
||||||
|
device pnp 2e.b on # H/W Monitor, FP LED
|
||||||
|
io 0x60 = 0x0290
|
||||||
|
io 0x62 = 0
|
||||||
|
irq 0x70 = 0
|
||||||
|
end
|
||||||
|
device pnp 2e.d off end # WDT1
|
||||||
|
device pnp 2e.e off end # CIR WAKE-UP
|
||||||
|
device pnp 2e.f off end # GPIO Push-pull/Open-drain selection
|
||||||
|
device pnp 2e.14 off end # PORT80 UART
|
||||||
|
device pnp 2e.16 off end # Deep Sleep
|
||||||
|
end
|
||||||
|
end
|
||||||
|
device pci 1f.2 on end # SATA Controller 1
|
||||||
|
device pci 1f.3 on end # SMBus
|
||||||
|
device pci 1f.5 off end # SATA Controller 2
|
||||||
|
device pci 1f.6 off end # Thermal
|
||||||
|
end
|
||||||
|
end
|
||||||
|
end
|
||||||
|
|
@ -0,0 +1,40 @@
|
||||||
|
/*
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* This file is part of the coreboot project.
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*
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* Copyright (C) 2019 Abhinav Hardikar <realdevmaster64@gmail.com>
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*
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* This program is free software: you can redistribute it and/or modify
|
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|
* it under the terms of the GNU General Public License as published by
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* the Free Software Foundation, either version 2 of the License, or
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|
* (at your option) any later version.
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|
*
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|
* This program is distributed in the hope that it will be useful,
|
||||||
|
* but WITHOUT ANY WARRANTY; without even the implied warranty of
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||||||
|
* MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE. See the
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|
* GNU General Public License for more details.
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*/
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||||||
|
|
||||||
|
#include <arch/acpi.h>
|
||||||
|
DefinitionBlock(
|
||||||
|
"dsdt.aml",
|
||||||
|
"DSDT",
|
||||||
|
0x02, // DSDT revision: ACPI 2.0 and up
|
||||||
|
OEM_ID,
|
||||||
|
ACPI_TABLE_CREATOR,
|
||||||
|
0x20141018 // OEM revision
|
||||||
|
)
|
||||||
|
{
|
||||||
|
// Some generic macros
|
||||||
|
#include "acpi/platform.asl"
|
||||||
|
#include <cpu/intel/common/acpi/cpu.asl>
|
||||||
|
#include <southbridge/intel/bd82x6x/acpi/platform.asl>
|
||||||
|
/* global NVS and variables. */
|
||||||
|
#include <southbridge/intel/bd82x6x/acpi/globalnvs.asl>
|
||||||
|
#include <southbridge/intel/bd82x6x/acpi/sleepstates.asl>
|
||||||
|
|
||||||
|
Device (\_SB.PCI0) {
|
||||||
|
#include <northbridge/intel/sandybridge/acpi/sandybridge.asl>
|
||||||
|
#include <drivers/intel/gma/acpi/default_brightness_levels.asl>
|
||||||
|
#include <southbridge/intel/bd82x6x/acpi/pch.asl>
|
||||||
|
}
|
||||||
|
}
|
||||||
|
|
@ -0,0 +1,26 @@
|
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|
--
|
||||||
|
-- This file is part of the coreboot project.
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--
|
||||||
|
-- Copyright (C) 2018 Angel Pons <th3fanbus@gmail.com>
|
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|
-- This program is free software; you can redistribute it and/or modify
|
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|
-- it under the terms of the GNU General Public License as published by
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|
-- the Free Software Foundation; version 2 of the License.
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--
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|
-- This program is distributed in the hope that it will be useful,
|
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-- but WITHOUT ANY WARRANTY; without even the implied warranty of
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-- MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE. See the
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-- GNU General Public License for more details.
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--
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with HW.GFX.GMA;
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with HW.GFX.GMA.Display_Probing;
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use HW.GFX.GMA;
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use HW.GFX.GMA.Display_Probing;
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private package GMA.Mainboard is
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ports : constant Port_List :=
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(Analog,
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others => Disabled);
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end GMA.Mainboard;
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@ -0,0 +1,232 @@
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/*
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* This file is part of the coreboot project.
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* Copyright (C) 2008-2009 coresystems GmbH
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* Copyright (C) 2014 Vladimir Serbinenko
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* This program is free software; you can redistribute it and/or
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* modify it under the terms of the GNU General Public License as
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* published by the Free Software Foundation; version 2 of
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* the License.
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*
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* This program is distributed in the hope that it will be useful,
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* but WITHOUT ANY WARRANTY; without even the implied warranty of
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* MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE. See the
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* GNU General Public License for more details.
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*/
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#include <southbridge/intel/common/gpio.h>
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static const struct pch_gpio_set1 pch_gpio_set1_mode = {
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|
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||||||
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|
||||||
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.gpio16 = GPIO_MODE_GPIO,
|
||||||
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.gpio17 = GPIO_MODE_GPIO,
|
||||||
|
.gpio18 = GPIO_MODE_NATIVE,
|
||||||
|
.gpio19 = GPIO_MODE_GPIO,
|
||||||
|
.gpio20 = GPIO_MODE_GPIO,
|
||||||
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.gpio21 = GPIO_MODE_GPIO,
|
||||||
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.gpio22 = GPIO_MODE_GPIO,
|
||||||
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|
||||||
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|
||||||
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|
||||||
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|
||||||
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.gpio27 = GPIO_MODE_GPIO,
|
||||||
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|
||||||
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|
||||||
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|
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static const struct pch_gpio_set1 pch_gpio_set1_direction = {
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|
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|
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|
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|
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|
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|
||||||
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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||||||
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|
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|
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||||||
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|
||||||
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|
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|
||||||
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|
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|
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|
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|
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|
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|
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|
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|
||||||
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|
||||||
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|
||||||
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.gpio42 = GPIO_MODE_GPIO,
|
||||||
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.gpio43 = GPIO_MODE_GPIO,
|
||||||
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.gpio44 = GPIO_MODE_GPIO,
|
||||||
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.gpio45 = GPIO_MODE_GPIO,
|
||||||
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.gpio46 = GPIO_MODE_GPIO,
|
||||||
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.gpio47 = GPIO_MODE_NATIVE,
|
||||||
|
.gpio48 = GPIO_MODE_GPIO,
|
||||||
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.gpio49 = GPIO_MODE_GPIO,
|
||||||
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.gpio50 = GPIO_MODE_GPIO,
|
||||||
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.gpio51 = GPIO_MODE_GPIO,
|
||||||
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|
||||||
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|
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|
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|
||||||
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|
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|
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|
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|
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|
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|
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|
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|
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|
||||||
|
|
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static const struct pch_gpio_set2 pch_gpio_set2_direction = {
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
||||||
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};
|
||||||
|
|
||||||
|
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|
||||||
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|
||||||
|
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|
||||||
|
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||||||
|
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|
||||||
|
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|
||||||
|
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|
||||||
|
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||||||
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static const struct pch_gpio_set3 pch_gpio_set3_mode = {
|
||||||
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|
||||||
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.gpio65 = GPIO_MODE_GPIO,
|
||||||
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|
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|
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|
||||||
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|
||||||
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|
||||||
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.gpio71 = GPIO_MODE_GPIO,
|
||||||
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.gpio72 = GPIO_MODE_GPIO,
|
||||||
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.gpio73 = GPIO_MODE_NATIVE,
|
||||||
|
.gpio74 = GPIO_MODE_GPIO,
|
||||||
|
.gpio75 = GPIO_MODE_GPIO,
|
||||||
|
};
|
||||||
|
|
||||||
|
static const struct pch_gpio_set3 pch_gpio_set3_direction = {
|
||||||
|
.gpio64 = GPIO_DIR_INPUT,
|
||||||
|
.gpio65 = GPIO_DIR_INPUT,
|
||||||
|
.gpio66 = GPIO_DIR_INPUT,
|
||||||
|
.gpio68 = GPIO_DIR_INPUT,
|
||||||
|
.gpio69 = GPIO_DIR_INPUT,
|
||||||
|
.gpio70 = GPIO_DIR_INPUT,
|
||||||
|
.gpio71 = GPIO_DIR_INPUT,
|
||||||
|
.gpio72 = GPIO_DIR_INPUT,
|
||||||
|
.gpio74 = GPIO_DIR_INPUT,
|
||||||
|
.gpio75 = GPIO_DIR_INPUT,
|
||||||
|
};
|
||||||
|
|
||||||
|
static const struct pch_gpio_set3 pch_gpio_set3_level = {
|
||||||
|
};
|
||||||
|
|
||||||
|
static const struct pch_gpio_set3 pch_gpio_set3_reset = {
|
||||||
|
};
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||||||
|
|
||||||
|
const struct pch_gpio_map mainboard_gpio_map = {
|
||||||
|
.set1 = {
|
||||||
|
.mode = &pch_gpio_set1_mode,
|
||||||
|
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|
||||||
|
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|
||||||
|
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|
||||||
|
.invert = &pch_gpio_set1_invert,
|
||||||
|
.reset = &pch_gpio_set1_reset,
|
||||||
|
},
|
||||||
|
.set2 = {
|
||||||
|
.mode = &pch_gpio_set2_mode,
|
||||||
|
.direction = &pch_gpio_set2_direction,
|
||||||
|
.level = &pch_gpio_set2_level,
|
||||||
|
.reset = &pch_gpio_set2_reset,
|
||||||
|
},
|
||||||
|
.set3 = {
|
||||||
|
.mode = &pch_gpio_set3_mode,
|
||||||
|
.direction = &pch_gpio_set3_direction,
|
||||||
|
.level = &pch_gpio_set3_level,
|
||||||
|
.reset = &pch_gpio_set3_reset,
|
||||||
|
},
|
||||||
|
};
|
||||||
|
|
@ -0,0 +1,44 @@
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|
/*
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* This file is part of the coreboot project.
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* Copyright (C) 2008-2009 coresystems GmbH
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* Copyright (C) 2014 Vladimir Serbinenko
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* This program is free software; you can redistribute it and/or
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* modify it under the terms of the GNU General Public License as
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* published by the Free Software Foundation; version 2 of
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* the License.
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* This program is distributed in the hope that it will be useful,
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* but WITHOUT ANY WARRANTY; without even the implied warranty of
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* MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE. See the
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* GNU General Public License for more details.
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*/
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#include <stdint.h>
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#include <device/azalia_device.h>
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|
const u32 cim_verb_data[] = {
|
||||||
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0x10ec0887, /* Codec Vendor / Device ID: Realtek */
|
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|
0x10438445, /* Subsystem ID */
|
||||||
|
15, /* Number of 4 dword sets */
|
||||||
|
AZALIA_SUBVENDOR(0x0, 0x10438445),
|
||||||
|
AZALIA_PIN_CFG(0x0, 0x11, 0x40330000),
|
||||||
|
AZALIA_PIN_CFG(0x0, 0x12, 0x411111f0),
|
||||||
|
AZALIA_PIN_CFG(0x0, 0x14, 0x01014010),
|
||||||
|
AZALIA_PIN_CFG(0x0, 0x15, 0x411111f0),
|
||||||
|
AZALIA_PIN_CFG(0x0, 0x16, 0x411111f0),
|
||||||
|
AZALIA_PIN_CFG(0x0, 0x17, 0x411111f0),
|
||||||
|
AZALIA_PIN_CFG(0x0, 0x18, 0x01a19030),
|
||||||
|
AZALIA_PIN_CFG(0x0, 0x19, 0x02a19040),
|
||||||
|
AZALIA_PIN_CFG(0x0, 0x1a, 0x0181303f),
|
||||||
|
AZALIA_PIN_CFG(0x0, 0x1b, 0x02214020),
|
||||||
|
AZALIA_PIN_CFG(0x0, 0x1c, 0x411111f0),
|
||||||
|
AZALIA_PIN_CFG(0x0, 0x1d, 0x4024c601),
|
||||||
|
AZALIA_PIN_CFG(0x0, 0x1e, 0x411111f0),
|
||||||
|
AZALIA_PIN_CFG(0x0, 0x1f, 0x411111f0),
|
||||||
|
};
|
||||||
|
|
||||||
|
const u32 pc_beep_verbs[0] = {};
|
||||||
|
|
||||||
|
AZALIA_ARRAY_SIZES;
|
||||||
|
|
@ -0,0 +1,30 @@
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/*
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* This file is part of the coreboot project.
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* Copyright (C) 2008-2009 coresystems GmbH
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* This program is free software; you can redistribute it and/or
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* modify it under the terms of the GNU General Public License as
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* published by the Free Software Foundation; version 2 of
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* the License.
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* This program is distributed in the hope that it will be useful,
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* but WITHOUT ANY WARRANTY; without even the implied warranty of
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* MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE. See the
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* GNU General Public License for more details.
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*/
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#include <device/device.h>
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#include <drivers/intel/gma/int15.h>
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static void mainboard_enable(struct device *dev)
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|
{
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install_intel_vga_int15_handler(GMA_INT15_ACTIVE_LFP_NONE,
|
||||||
|
GMA_INT15_PANEL_FIT_DEFAULT,
|
||||||
|
GMA_INT15_BOOT_DISPLAY_DEFAULT, 0);
|
||||||
|
}
|
||||||
|
|
||||||
|
struct chip_operations mainboard_ops = {
|
||||||
|
.enable_dev = mainboard_enable,
|
||||||
|
};
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@ -0,0 +1,70 @@
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/*
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* This file is part of the coreboot project.
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* modify it under the terms of the GNU General Public License as
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* published by the Free Software Foundation; version 2 of
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* the License.
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* This program is distributed in the hope that it will be useful,
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* but WITHOUT ANY WARRANTY; without even the implied warranty of
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* MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE. See the
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* GNU General Public License for more details.
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*/
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|
#include <northbridge/intel/sandybridge/sandybridge.h>
|
||||||
|
#include <northbridge/intel/sandybridge/raminit_native.h>
|
||||||
|
#include <southbridge/intel/bd82x6x/pch.h>
|
||||||
|
#include <superio/nuvoton/common/nuvoton.h>
|
||||||
|
#include <superio/nuvoton/nct6779d/nct6779d.h>
|
||||||
|
|
||||||
|
#define SIO_PORT 0x2e
|
||||||
|
#define SIO_DEV PNP_DEV(SIO_PORT, 0)
|
||||||
|
#define ACPI_DEV PNP_DEV(SIO_PORT, NCT6779D_ACPI)
|
||||||
|
|
||||||
|
void pch_enable_lpc(void)
|
||||||
|
{
|
||||||
|
pci_write_config16(PCH_LPC_DEV, LPC_EN, CNF1_LPC_EN | KBC_LPC_EN);
|
||||||
|
}
|
||||||
|
|
||||||
|
void mainboard_rcba_config(void)
|
||||||
|
{
|
||||||
|
}
|
||||||
|
|
||||||
|
const struct southbridge_usb_port mainboard_usb_ports[] = {
|
||||||
|
{ 1, 0, 0 },
|
||||||
|
{ 1, 0, 0 },
|
||||||
|
{ 1, 0, 1 },
|
||||||
|
{ 1, 0, 1 },
|
||||||
|
{ 1, 0, 2 },
|
||||||
|
{ 1, 0, 2 },
|
||||||
|
{ 1, 0, 3 },
|
||||||
|
{ 1, 0, 3 },
|
||||||
|
{ 1, 0, 4 },
|
||||||
|
{ 1, 0, 4 },
|
||||||
|
{ 1, 0, 6 },
|
||||||
|
{ 1, 0, 5 },
|
||||||
|
{ 1, 0, 5 },
|
||||||
|
{ 1, 0, 6 },
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||||||
|
};
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void mainboard_early_init(int s3resume)
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{
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|
}
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void mainboard_config_superio(void)
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{
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nuvoton_pnp_enter_conf_state(SIO_DEV);
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pnp_set_logical_device(ACPI_DEV);
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pnp_write_config(ACPI_DEV, 0xe4, 0x10);
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||||||
|
nuvoton_pnp_exit_conf_state(SIO_DEV);
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||||||
|
}
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||||||
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void mainboard_get_spd(spd_raw_data *spd, bool id_only)
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||||||
|
{
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read_spd(&spd[0], 0x50, id_only);
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||||||
|
read_spd(&spd[2], 0x52, id_only);
|
||||||
|
}
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