haswell: Update GPU power management setup
This is the steps outlined in the BWG. It seems this is a lot simpler now (so far) which is good. To test, boot to chromeos with 3.7 kernel + i915.preliminary_hw_support=1 and see that the i915 driver complains a lot less than before and that a splashscreen is displayed. Change-Id: I722c90ecd351860949cedab24533f6c10e5b90e5 Signed-off-by: Duncan Laurie <dlaurie@chromium.org> Reviewed-on: http://review.coreboot.org/2696 Tested-by: build bot (Jenkins) Reviewed-by: Ronald G. Minnich <rminnich@gmail.com>
This commit is contained in:
Duncan Laurie
Ronald G. Minnich
parent
7302d1e4ce
commit
67113e95cf
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@ -27,281 +27,6 @@
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#include "chip.h"
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#include "chip.h"
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#include "haswell.h"
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struct gt_powermeter {
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|
||||||
{ 0xa930, 0x00030000 },
|
|
||||||
{ 0xa934, 0x15150406 },
|
|
||||||
{ 0xa938, 0x00020300 },
|
|
||||||
{ 0xa93c, 0x00903900 },
|
|
||||||
{ 0xa940, 0x00000000 },
|
|
||||||
{ 0xa944, 0x00000000 },
|
|
||||||
{ 0xa948, 0x20001b00 },
|
|
||||||
{ 0xa94c, 0x0a000010 },
|
|
||||||
{ 0xa950, 0x00000000 },
|
|
||||||
{ 0xa954, 0x00000008 },
|
|
||||||
{ 0xa960, 0x00110000 },
|
|
||||||
{ 0xaa3c, 0x00003900 },
|
|
||||||
{ 0xaa54, 0x00000008 },
|
|
||||||
{ 0xaa60, 0x00110000 },
|
|
||||||
{ 0 }
|
|
||||||
};
|
|
||||||
|
|
||||||
/* some vga option roms are used for several chipsets but they only have one
|
/* some vga option roms are used for several chipsets but they only have one
|
||||||
* PCI ID in their header. If we encounter such an option rom, we need to do
|
* PCI ID in their header. If we encounter such an option rom, we need to do
|
||||||
* the mapping ourselfes
|
* the mapping ourselfes
|
||||||
|
|
@ -338,12 +63,6 @@ static inline void gtt_write(u32 reg, u32 data)
|
||||||
write32(gtt_res->base + reg, data);
|
write32(gtt_res->base + reg, data);
|
||||||
}
|
}
|
||||||
|
|
||||||
static inline void gtt_write_powermeter(const struct gt_powermeter *pm)
|
|
||||||
{
|
|
||||||
for (; pm && pm->reg; pm++)
|
|
||||||
gtt_write(pm->reg, pm->value);
|
|
||||||
}
|
|
||||||
|
|
||||||
#define GTT_RETRY 1000
|
#define GTT_RETRY 1000
|
||||||
static int gtt_poll(u32 reg, u32 mask, u32 value)
|
static int gtt_poll(u32 reg, u32 mask, u32 value)
|
||||||
{
|
{
|
||||||
|
|
@ -363,191 +82,45 @@ static int gtt_poll(u32 reg, u32 mask, u32 value)
|
||||||
|
|
||||||
static void gma_pm_init_pre_vbios(struct device *dev)
|
static void gma_pm_init_pre_vbios(struct device *dev)
|
||||||
{
|
{
|
||||||
u32 reg32;
|
|
||||||
|
|
||||||
printk(BIOS_DEBUG, "GT Power Management Init\n");
|
printk(BIOS_DEBUG, "GT Power Management Init\n");
|
||||||
|
|
||||||
gtt_res = find_resource(dev, PCI_BASE_ADDRESS_0);
|
gtt_res = find_resource(dev, PCI_BASE_ADDRESS_0);
|
||||||
if (!gtt_res || !gtt_res->base)
|
if (!gtt_res || !gtt_res->base)
|
||||||
return;
|
return;
|
||||||
|
|
||||||
if (bridge_silicon_revision() < IVB_STEP_C0) {
|
/*
|
||||||
/* 1: Enable force wake */
|
* Enable RC6
|
||||||
gtt_write(0xa18c, 0x00000001);
|
*/
|
||||||
gtt_poll(0x130090, (1 << 0), (1 << 0));
|
|
||||||
} else {
|
|
||||||
gtt_write(0xa180, 1 << 5);
|
|
||||||
gtt_write(0xa188, 0xffff0001);
|
|
||||||
gtt_poll(0x130040, (1 << 0), (1 << 0));
|
|
||||||
}
|
|
||||||
|
|
||||||
if ((bridge_silicon_revision() & BASE_REV_MASK) == BASE_REV_SNB) {
|
/* Enable Force Wake */
|
||||||
/* 1d: Set GTT+0x42004 [15:14]=11 (SnB C1+) */
|
gtt_write(0x0a180, 1 << 5);
|
||||||
reg32 = gtt_read(0x42004);
|
gtt_write(0x0a188, 0x00010001);
|
||||||
reg32 |= (1 << 14) | (1 << 15);
|
gtt_poll(0x130044, 1 << 0, 1 << 0);
|
||||||
gtt_write(0x42004, reg32);
|
|
||||||
}
|
|
||||||
|
|
||||||
if (bridge_silicon_revision() >= IVB_STEP_A0) {
|
/* Enable counters and lock */
|
||||||
/* Display Reset Acknowledge Settings */
|
gtt_write(0x0a248, 0x80000016);
|
||||||
reg32 = gtt_read(0x45010);
|
gtt_write(0x0a000, 0x00070020);
|
||||||
reg32 |= (1 << 1) | (1 << 0);
|
gtt_write(0x0a180, 0xc5000020);
|
||||||
gtt_write(0x45010, reg32);
|
|
||||||
}
|
|
||||||
|
|
||||||
/* 2: Get GT SKU from GTT+0x911c[13] */
|
/* Enable DOP clock gating */
|
||||||
reg32 = gtt_read(0x911c);
|
gtt_write(0x09424, 0x00000001);
|
||||||
if ((bridge_silicon_revision() & BASE_REV_MASK) == BASE_REV_SNB) {
|
|
||||||
if (reg32 & (1 << 13)) {
|
|
||||||
printk(BIOS_DEBUG, "SNB GT1 Power Meter Weights\n");
|
|
||||||
gtt_write_powermeter(snb_pm_gt1);
|
|
||||||
} else {
|
|
||||||
printk(BIOS_DEBUG, "SNB GT2 Power Meter Weights\n");
|
|
||||||
gtt_write_powermeter(snb_pm_gt2);
|
|
||||||
}
|
|
||||||
} else {
|
|
||||||
u32 unit = MCHBAR32(0x5938) & 0xf;
|
|
||||||
|
|
||||||
if (reg32 & (1 << 13)) {
|
/* Enable unit level clock gating */
|
||||||
/* GT1 SKU */
|
gtt_write(0x09400, 0x00000080);
|
||||||
printk(BIOS_DEBUG, "IVB GT1 Power Meter Weights\n");
|
gtt_write(0x09404, 0x40401000);
|
||||||
gtt_write_powermeter(ivb_pm_gt1);
|
gtt_write(0x09408, 0x00000000);
|
||||||
} else {
|
gtt_write(0x0940c, 0x02000001);
|
||||||
/* GT2 SKU */
|
|
||||||
u32 tdp = MCHBAR32(0x5930) & 0x7fff;
|
|
||||||
tdp /= (1 << unit);
|
|
||||||
|
|
||||||
if (tdp <= 17) {
|
/* Configure max ilde count */
|
||||||
/* <=17W ULV */
|
gtt_write(0x02054, 0x0000000a);
|
||||||
printk(BIOS_DEBUG, "IVB GT2 17W "
|
gtt_write(0x12054, 0x0000000a);
|
||||||
"Power Meter Weights\n");
|
gtt_write(0x22054, 0x0000000a);
|
||||||
gtt_write_powermeter(ivb_pm_gt2_17w);
|
|
||||||
} else if ((tdp >= 25) && (tdp <= 35)) {
|
|
||||||
/* 25W-35W */
|
|
||||||
printk(BIOS_DEBUG, "IVB GT2 25W-35W "
|
|
||||||
"Power Meter Weights\n");
|
|
||||||
gtt_write_powermeter(ivb_pm_gt2_35w);
|
|
||||||
} else {
|
|
||||||
/* All others */
|
|
||||||
printk(BIOS_DEBUG, "IVB GT2 35W "
|
|
||||||
"Power Meter Weights\n");
|
|
||||||
gtt_write_powermeter(ivb_pm_gt2_35w);
|
|
||||||
}
|
|
||||||
}
|
|
||||||
}
|
|
||||||
|
|
||||||
/* 3: Gear ratio map */
|
gtt_write(0x0a008, 0x10000000);
|
||||||
gtt_write(0xa004, 0x00000010);
|
gtt_write(0x0a024, 0x00000b92);
|
||||||
|
|
||||||
/* 4: GFXPAUSE */
|
/* Enable RC6 in idle */
|
||||||
gtt_write(0xa000, 0x00070020);
|
gtt_write(0x0a094, 0x00040000);
|
||||||
|
|
||||||
/* 5: Dynamic EU trip control */
|
|
||||||
gtt_write(0xa080, 0x00000004);
|
|
||||||
|
|
||||||
/* 6: ECO bits */
|
|
||||||
reg32 = gtt_read(0xa180);
|
|
||||||
reg32 |= (1 << 26) | (1 << 31);
|
|
||||||
/* (bit 20=1 for SNB step D1+ / IVB A0+) */
|
|
||||||
if (bridge_silicon_revision() >= SNB_STEP_D1)
|
|
||||||
reg32 |= (1 << 20);
|
|
||||||
gtt_write(0xa180, reg32);
|
|
||||||
|
|
||||||
/* 6a: for SnB step D2+ only */
|
|
||||||
if (((bridge_silicon_revision() & BASE_REV_MASK) == BASE_REV_SNB) &&
|
|
||||||
(bridge_silicon_revision() >= SNB_STEP_D2)) {
|
|
||||||
reg32 = gtt_read(0x9400);
|
|
||||||
reg32 |= (1 << 7);
|
|
||||||
gtt_write(0x9400, reg32);
|
|
||||||
|
|
||||||
reg32 = gtt_read(0x941c);
|
|
||||||
reg32 &= 0xf;
|
|
||||||
reg32 |= (1 << 1);
|
|
||||||
gtt_write(0x941c, reg32);
|
|
||||||
gtt_poll(0x941c, (1 << 1), (0 << 1));
|
|
||||||
}
|
|
||||||
|
|
||||||
if ((bridge_silicon_revision() & BASE_REV_MASK) == BASE_REV_IVB) {
|
|
||||||
reg32 = gtt_read(0x907c);
|
|
||||||
reg32 |= (1 << 16);
|
|
||||||
gtt_write(0x907c, reg32);
|
|
||||||
|
|
||||||
/* 6b: Clocking reset controls */
|
|
||||||
gtt_write(0x9424, 0x00000001);
|
|
||||||
} else {
|
|
||||||
/* 6b: Clocking reset controls */
|
|
||||||
gtt_write(0x9424, 0x00000000);
|
|
||||||
}
|
|
||||||
|
|
||||||
/* 7 */
|
|
||||||
if (gtt_poll(0x138124, (1 << 31), (0 << 31))) {
|
|
||||||
gtt_write(0x138128, 0x00000029); /* Mailbox Data */
|
|
||||||
gtt_write(0x138124, 0x80000004); /* Mailbox Cmd for RC6 VID */
|
|
||||||
if (gtt_poll(0x138124, (1 << 31), (0 << 31)))
|
|
||||||
gtt_write(0x138124, 0x8000000a);
|
|
||||||
gtt_poll(0x138124, (1 << 31), (0 << 31));
|
|
||||||
}
|
|
||||||
|
|
||||||
/* 8 */
|
|
||||||
gtt_write(0xa090, 0x00000000); /* RC Control */
|
|
||||||
gtt_write(0xa098, 0x03e80000); /* RC1e Wake Rate Limit */
|
|
||||||
gtt_write(0xa09c, 0x0028001e); /* RC6/6p Wake Rate Limit */
|
|
||||||
gtt_write(0xa0a0, 0x0000001e); /* RC6pp Wake Rate Limit */
|
|
||||||
gtt_write(0xa0a8, 0x0001e848); /* RC Evaluation Interval */
|
|
||||||
gtt_write(0xa0ac, 0x00000019); /* RC Idle Hysteresis */
|
|
||||||
|
|
||||||
/* 9 */
|
|
||||||
gtt_write(0x2054, 0x0000000a); /* Render Idle Max Count */
|
|
||||||
gtt_write(0x12054,0x0000000a); /* Video Idle Max Count */
|
|
||||||
gtt_write(0x22054,0x0000000a); /* Blitter Idle Max Count */
|
|
||||||
|
|
||||||
/* 10 */
|
|
||||||
gtt_write(0xa0b0, 0x00000000); /* Unblock Ack to Busy */
|
|
||||||
gtt_write(0xa0b4, 0x000003e8); /* RC1e Threshold */
|
|
||||||
gtt_write(0xa0b8, 0x0000c350); /* RC6 Threshold */
|
|
||||||
gtt_write(0xa0bc, 0x000186a0); /* RC6p Threshold */
|
|
||||||
gtt_write(0xa0c0, 0x0000fa00); /* RC6pp Threshold */
|
|
||||||
|
|
||||||
/* 11 */
|
|
||||||
gtt_write(0xa010, 0x000f4240); /* RP Down Timeout */
|
|
||||||
gtt_write(0xa014, 0x12060000); /* RP Interrupt Limits */
|
|
||||||
gtt_write(0xa02c, 0x00015f90); /* RP Up Threshold */
|
|
||||||
gtt_write(0xa030, 0x000186a0); /* RP Down Threshold */
|
|
||||||
gtt_write(0xa068, 0x000186a0); /* RP Up EI */
|
|
||||||
gtt_write(0xa06c, 0x000493e0); /* RP Down EI */
|
|
||||||
gtt_write(0xa070, 0x0000000a); /* RP Idle Hysteresis */
|
|
||||||
|
|
||||||
/* 11a: Enable Render Standby (RC6) */
|
|
||||||
if ((bridge_silicon_revision() & BASE_REV_MASK) == BASE_REV_IVB) {
|
|
||||||
/*
|
|
||||||
* IvyBridge should also support DeepRenderStandby.
|
|
||||||
*
|
|
||||||
* Unfortunately it does not work reliably on all SKUs so
|
|
||||||
* disable it here and it can be enabled by the kernel.
|
|
||||||
*/
|
|
||||||
gtt_write(0xa090, 0x88040000); /* HW RC Control */
|
|
||||||
} else {
|
|
||||||
gtt_write(0xa090, 0x88040000); /* HW RC Control */
|
|
||||||
}
|
|
||||||
|
|
||||||
/* 12: Normal Frequency Request */
|
|
||||||
/* RPNFREQ_VAL comes from MCHBAR 0x5998 23:16 (8 bits!? use 7) */
|
|
||||||
reg32 = MCHBAR32(0x5998);
|
|
||||||
reg32 >>= 16;
|
|
||||||
reg32 &= 0xef;
|
|
||||||
reg32 <<= 25;
|
|
||||||
gtt_write(0xa008, reg32);
|
|
||||||
|
|
||||||
/* 13: RP Control */
|
|
||||||
gtt_write(0xa024, 0x00000592);
|
|
||||||
|
|
||||||
/* 14: Enable PM Interrupts */
|
|
||||||
gtt_write(0x4402c, 0x03000076);
|
|
||||||
|
|
||||||
/* Clear 0x6c024 [8:6] */
|
|
||||||
reg32 = gtt_read(0x6c024);
|
|
||||||
reg32 &= ~0x000001c0;
|
|
||||||
gtt_write(0x6c024, reg32);
|
|
||||||
}
|
}
|
||||||
|
|
||||||
static void gma_pm_init_post_vbios(struct device *dev)
|
static void gma_pm_init_post_vbios(struct device *dev)
|
||||||
|
|
@ -557,18 +130,9 @@ static void gma_pm_init_post_vbios(struct device *dev)
|
||||||
|
|
||||||
printk(BIOS_DEBUG, "GT Power Management Init (post VBIOS)\n");
|
printk(BIOS_DEBUG, "GT Power Management Init (post VBIOS)\n");
|
||||||
|
|
||||||
/* 15: Deassert Force Wake */
|
/* Disable Force Wake */
|
||||||
if (bridge_silicon_revision() < IVB_STEP_C0) {
|
gtt_write(0x0a188, 0x00010000);
|
||||||
gtt_write(0xa18c, gtt_read(0xa18c) & ~1);
|
gtt_poll(0x130044, 1 << 0, 0 << 0);
|
||||||
gtt_poll(0x130090, (1 << 0), (0 << 0));
|
|
||||||
} else {
|
|
||||||
gtt_write(0xa188, 0x1fffe);
|
|
||||||
if (gtt_poll(0x130040, (1 << 0), (0 << 0)))
|
|
||||||
gtt_write(0xa188, gtt_read(0xa188) | 1);
|
|
||||||
}
|
|
||||||
|
|
||||||
/* 16: SW RC Control */
|
|
||||||
gtt_write(0xa094, 0x00060000);
|
|
||||||
|
|
||||||
/* Setup Digital Port Hotplug */
|
/* Setup Digital Port Hotplug */
|
||||||
reg32 = gtt_read(0xc4030);
|
reg32 = gtt_read(0xc4030);
|
||||||
|
|
|
||||||
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