soc/intel/broadwell/pch: Prepare to drop `gpio.h`
Use `lp_gpio.h` from Lynxpoint instead. Subsequent commits will update the mainboards and then drop all GPIO code from Broadwell. Tested with BUILD_TIMELESS=1, Google Tidus remains identical. Change-Id: Idef89037c2ca781ac3e921abb4b3dc3f7c4b3b5f Signed-off-by: Angel Pons <th3fanbus@gmail.com> Reviewed-on: https://review.coreboot.org/c/coreboot/+/50079 Reviewed-by: Patrick Georgi <pgeorgi@google.com> Tested-by: build bot (Jenkins) <no-reply@coreboot.org>
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Patrick Georgi
parent
9602a4ac77
commit
733f03d6f4
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@ -8,177 +8,6 @@
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#define CROS_GPIO_DEVICE_NAME "PCH-LP"
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#define CROS_GPIO_ACPI_DEVICE_NAME "INT3437:00"
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/* PCH-LP GPIOBASE Registers */
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#define GPIO_OWNER(set) (0x00 + ((set) * 4))
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#define GPIO_PIRQ_APIC_EN 0x10
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#define GPIO_BLINK 0x18
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#define GPIO_SER_BLINK 0x1c
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#define GPIO_SER_BLINK_CS 0x20
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#define GPIO_SER_BLINK_DATA 0x24
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#define GPIO_ROUTE(set) (0x30 + ((set) * 4))
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#define GPIO_ALT_GPI_SMI_STS 0x50
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#define GPIO_ALT_GPI_SMI_EN 0x54
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#define GPIO_RESET(set) (0x60 + ((set) * 4))
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#define GPIO_GLOBAL_CONFIG 0x7c
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#define GPIO_IRQ_IS(set) (0x80 + ((set) * 4))
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#define GPIO_IRQ_IE(set) (0x90 + ((set) * 4))
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#define GPIO_CONFIG0(gpio) (0x100 + ((gpio) * 8))
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#define GPIO_CONFIG1(gpio) (0x104 + ((gpio) * 8))
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#define MAX_GPIO_NUMBER 94 /* zero based */
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#define GPIO_LIST_END 0xffffffff
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/* conf0 */
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#define GPIO_MODE_NATIVE (0 << 0)
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#define GPIO_MODE_GPIO (1 << 0)
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#define GPIO_DIR_OUTPUT (0 << 2)
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#define GPIO_DIR_INPUT (1 << 2)
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#define GPIO_NO_INVERT (0 << 3)
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#define GPIO_INVERT (1 << 3)
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#define GPIO_IRQ_EDGE (0 << 4)
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#define GPIO_IRQ_LEVEL (1 << 4)
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#define GPI_LEVEL (1 << 30)
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#define GPIO_OUT_LOW 0
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#define GPIO_OUT_HIGH 1
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#define GPO_LEVEL_SHIFT 31
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#define GPO_LEVEL_MASK (1 << GPO_LEVEL_SHIFT)
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#define GPO_LEVEL_LOW (GPIO_OUT_LOW << GPO_LEVEL_SHIFT)
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#define GPO_LEVEL_HIGH (GPIO_OUT_HIGH << GPO_LEVEL_SHIFT)
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/* conf1 */
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#define GPIO_PULL_NONE (0 << 0)
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#define GPIO_PULL_DOWN (1 << 0)
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#define GPIO_PULL_UP (2 << 0)
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#define GPIO_SENSE_ENABLE (0 << 2)
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#define GPIO_SENSE_DISABLE (1 << 2)
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/* owner */
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#define GPIO_OWNER_ACPI 0
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#define GPIO_OWNER_GPIO 1
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/* route */
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#define GPIO_ROUTE_SCI 0
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#define GPIO_ROUTE_SMI 1
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/* irqen */
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#define GPIO_IRQ_DISABLE 0
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#define GPIO_IRQ_ENABLE 1
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/* blink */
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#define GPO_NO_BLINK 0
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#define GPO_BLINK 1
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/* reset */
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#define GPIO_RESET_PWROK 0
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#define GPIO_RESET_RSMRST 1
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/* pirq route to io-apic */
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#define GPIO_PIRQ_APIC_MASK 0
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#define GPIO_PIRQ_APIC_ROUTE 1
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#define PCH_GPIO_END \
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||||
{ .conf0 = GPIO_LIST_END }
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#define PCH_GPIO_NATIVE \
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||||
{ .conf0 = GPIO_MODE_NATIVE }
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||||
#define PCH_GPIO_UNUSED \
|
||||
{ .conf0 = GPIO_MODE_GPIO | GPIO_DIR_INPUT, \
|
||||
.owner = GPIO_OWNER_GPIO, \
|
||||
.conf1 = GPIO_SENSE_DISABLE }
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||||
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||||
#define PCH_GPIO_ACPI_SCI \
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||||
{ .conf0 = GPIO_MODE_GPIO | GPIO_DIR_INPUT | GPIO_INVERT, \
|
||||
.owner = GPIO_OWNER_ACPI, \
|
||||
.route = GPIO_ROUTE_SCI }
|
||||
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||||
#define PCH_GPIO_ACPI_SMI \
|
||||
{ .conf0 = GPIO_MODE_GPIO | GPIO_DIR_INPUT | GPIO_INVERT, \
|
||||
.owner = GPIO_OWNER_ACPI, \
|
||||
.route = GPIO_ROUTE_SMI }
|
||||
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||||
#define PCH_GPIO_INPUT \
|
||||
{ .conf0 = GPIO_MODE_GPIO | GPIO_DIR_INPUT, \
|
||||
.owner = GPIO_OWNER_GPIO }
|
||||
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||||
#define PCH_GPIO_INPUT_INVERT \
|
||||
{ .conf0 = GPIO_MODE_GPIO | GPIO_DIR_INPUT | GPIO_INVERT, \
|
||||
.owner = GPIO_OWNER_GPIO }
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||||
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||||
#define PCH_GPIO_IRQ_EDGE \
|
||||
{ .conf0 = GPIO_MODE_GPIO | GPIO_DIR_INPUT | GPIO_IRQ_EDGE, \
|
||||
.owner = GPIO_OWNER_GPIO, \
|
||||
.irqen = GPIO_IRQ_ENABLE }
|
||||
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||||
#define PCH_GPIO_IRQ_LEVEL \
|
||||
{ .conf0 = GPIO_MODE_GPIO | GPIO_DIR_INPUT | GPIO_IRQ_LEVEL, \
|
||||
.owner = GPIO_OWNER_GPIO, \
|
||||
.irqen = GPIO_IRQ_ENABLE }
|
||||
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||||
#define PCH_GPIO_PIRQ \
|
||||
{ .conf0 = GPIO_MODE_GPIO | GPIO_DIR_INPUT, \
|
||||
.owner = GPIO_OWNER_GPIO, \
|
||||
.pirq = GPIO_PIRQ_APIC_ROUTE }
|
||||
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||||
#define PCH_GPIO_PIRQ_INVERT \
|
||||
{ .conf0 = GPIO_MODE_GPIO | GPIO_DIR_INPUT | GPIO_INVERT, \
|
||||
.owner = GPIO_OWNER_GPIO, \
|
||||
.pirq = GPIO_PIRQ_APIC_ROUTE }
|
||||
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||||
#define PCH_GPIO_OUT_HIGH \
|
||||
{ .conf0 = GPIO_MODE_GPIO | GPIO_DIR_OUTPUT | GPO_LEVEL_HIGH, \
|
||||
.owner = GPIO_OWNER_GPIO, \
|
||||
.conf1 = GPIO_SENSE_DISABLE }
|
||||
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||||
#define PCH_GPIO_OUT_LOW \
|
||||
{ .conf0 = GPIO_MODE_GPIO | GPIO_DIR_OUTPUT | GPO_LEVEL_LOW, \
|
||||
.owner = GPIO_OWNER_GPIO, \
|
||||
.conf1 = GPIO_SENSE_DISABLE }
|
||||
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||||
struct pch_lp_gpio_map {
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u8 gpio;
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u32 conf0;
|
||||
u32 conf1;
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||||
u8 owner;
|
||||
u8 route;
|
||||
u8 irqen;
|
||||
u8 reset;
|
||||
u8 blink;
|
||||
u8 pirq;
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||||
} __packed;
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||||
/* Configure GPIOs with mainboard provided settings */
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||||
void setup_pch_lp_gpios(const struct pch_lp_gpio_map map[]);
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||||
/* Get GPIO pin value */
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||||
int get_gpio(int gpio_num);
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||||
/* Set GPIO pin value */
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||||
void set_gpio(int gpio_num, int value);
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||||
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||||
/* Return non-zero if gpio is set to native function. 0 otherwise. */
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||||
int gpio_is_native(int gpio_num);
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/*
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||||
* Get a number comprised of multiple GPIO values. gpio_num_array points to
|
||||
* the array of gpio pin numbers to scan, terminated by -1.
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||||
*/
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||||
unsigned int get_gpios(const int *gpio_num_array);
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||||
extern const struct pch_lp_gpio_map mainboard_gpio_map[];
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||||
#include <southbridge/intel/lynxpoint/lp_gpio.h>
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||||
#endif
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@ -4,9 +4,9 @@
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#include <arch/io.h>
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#include <device/device.h>
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#include <device/pci.h>
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||||
#include <soc/gpio.h>
|
||||
#include <soc/iomap.h>
|
||||
#include <soc/pm.h>
|
||||
#include <southbridge/intel/lynxpoint/lp_gpio.h>
|
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/*
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||||
* This function will return a number that indicates which PIRQ
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@ -13,7 +13,6 @@
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#include <acpi/acpi_gnvs.h>
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||||
#include <cpu/x86/smm.h>
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||||
#include <string.h>
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||||
#include <soc/gpio.h>
|
||||
#include <soc/iobp.h>
|
||||
#include <soc/iomap.h>
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||||
#include <soc/lpc.h>
|
||||
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@ -26,6 +25,7 @@
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|||
#include <soc/intel/broadwell/pch/chip.h>
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||||
#include <acpi/acpigen.h>
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#include <southbridge/intel/common/rtc.h>
|
||||
#include <southbridge/intel/lynxpoint/lp_gpio.h>
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||||
static void pch_enable_ioapic(struct device *dev)
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||||
{
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@ -8,13 +8,13 @@
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#include <device/pci_def.h>
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||||
#include <device/pci_ids.h>
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||||
#include <device/pci_ops.h>
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||||
#include <soc/gpio.h>
|
||||
#include <soc/lpc.h>
|
||||
#include <soc/iobp.h>
|
||||
#include <soc/pch.h>
|
||||
#include <soc/pci_devs.h>
|
||||
#include <soc/rcba.h>
|
||||
#include <soc/intel/broadwell/pch/chip.h>
|
||||
#include <southbridge/intel/lynxpoint/lp_gpio.h>
|
||||
#include <delay.h>
|
||||
|
||||
/* Low Power variant has 6 root ports. */
|
||||
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@ -17,10 +17,12 @@
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#include <soc/lpc.h>
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||||
#include <soc/pci_devs.h>
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#include <soc/pm.h>
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#include <soc/gpio.h>
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#include <security/vboot/vbnv.h>
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#include <stdint.h>
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#define GPIO_ALT_GPI_SMI_STS 0x50
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#define GPIO_ALT_GPI_SMI_EN 0x54
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static inline uint16_t get_gpiobase(void)
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{
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||||
return GPIO_BASE_ADDRESS;
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@ -8,12 +8,12 @@
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#include <cpu/intel/haswell/haswell.h>
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#include <elog.h>
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#include <romstage_handoff.h>
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#include <soc/gpio.h>
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||||
#include <soc/me.h>
|
||||
#include <soc/pei_data.h>
|
||||
#include <soc/pei_wrapper.h>
|
||||
#include <soc/pm.h>
|
||||
#include <soc/romstage.h>
|
||||
#include <southbridge/intel/lynxpoint/lp_gpio.h>
|
||||
#include <stdint.h>
|
||||
#include <timestamp.h>
|
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