mb/roda/rk9: Use common code to set up southbridge GPIO's
Change-Id: I2057bf66435fd9113cdb1eef4c273f66b07a5a79 Signed-off-by: Arthur Heymans <arthur@aheymans.xyz> Reviewed-on: https://review.coreboot.org/c/31186 Tested-by: build bot (Jenkins) <no-reply@coreboot.org> Reviewed-by: Angel Pons <th3fanbus@gmail.com> Reviewed-by: Patrick Georgi <pgeorgi@google.com>
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Patrick Georgi
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32a414f64a
commit
e51c951799
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@ -13,6 +13,8 @@
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## GNU General Public License for more details.
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##
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romstage-y = gpio.c
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ramstage-$(CONFIG_CARDBUS_PLUGIN_SUPPORT) += ti_pci7xx1.c
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ramstage-y += cstates.c
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ramstage-y += blc.c
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@ -0,0 +1,140 @@
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/*
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* This file is part of the coreboot project.
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*
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* This program is free software; you can redistribute it and/or modify
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* it under the terms of the GNU General Public License as published by
|
||||
* the Free Software Foundation; version 2 of the License.
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||||
*
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||||
* This program is distributed in the hope that it will be useful,
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||||
* but WITHOUT ANY WARRANTY; without even the implied warranty of
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||||
* MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE. See the
|
||||
* GNU General Public License for more details.
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*/
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#include <southbridge/intel/common/gpio.h>
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static const struct pch_gpio_set1 pch_gpio_set1_mode = {
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.gpio1 = GPIO_MODE_GPIO,
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.gpio2 = GPIO_MODE_GPIO,
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.gpio3 = GPIO_MODE_GPIO,
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.gpio4 = GPIO_MODE_GPIO,
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.gpio5 = GPIO_MODE_GPIO,
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.gpio6 = GPIO_MODE_GPIO,
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||||
.gpio7 = GPIO_MODE_GPIO,
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.gpio8 = GPIO_MODE_GPIO,
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.gpio10 = GPIO_MODE_GPIO,
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.gpio11 = GPIO_MODE_GPIO,
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.gpio12 = GPIO_MODE_GPIO,
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.gpio13 = GPIO_MODE_GPIO,
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||||
.gpio14 = GPIO_MODE_GPIO,
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||||
.gpio17 = GPIO_MODE_GPIO,
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||||
.gpio18 = GPIO_MODE_GPIO,
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||||
.gpio19 = GPIO_MODE_GPIO,
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||||
.gpio20 = GPIO_MODE_GPIO,
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||||
.gpio21 = GPIO_MODE_GPIO,
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||||
.gpio22 = GPIO_MODE_GPIO,
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||||
.gpio24 = GPIO_MODE_GPIO,
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||||
.gpio27 = GPIO_MODE_GPIO,
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||||
.gpio28 = GPIO_MODE_GPIO,
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};
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static const struct pch_gpio_set1 pch_gpio_set1_direction = {
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||||
.gpio1 = GPIO_DIR_INPUT,
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||||
.gpio2 = GPIO_DIR_INPUT,
|
||||
.gpio3 = GPIO_DIR_INPUT,
|
||||
.gpio4 = GPIO_DIR_INPUT,
|
||||
.gpio5 = GPIO_DIR_INPUT,
|
||||
.gpio6 = GPIO_DIR_INPUT,
|
||||
.gpio7 = GPIO_DIR_INPUT,
|
||||
.gpio8 = GPIO_DIR_INPUT,
|
||||
.gpio10 = GPIO_DIR_OUTPUT,
|
||||
.gpio11 = GPIO_DIR_OUTPUT,
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||||
.gpio12 = GPIO_DIR_OUTPUT,
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||||
.gpio13 = GPIO_DIR_OUTPUT,
|
||||
.gpio14 = GPIO_DIR_INPUT,
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||||
.gpio17 = GPIO_DIR_INPUT,
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||||
.gpio18 = GPIO_DIR_OUTPUT,
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||||
.gpio19 = GPIO_DIR_INPUT,
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||||
.gpio20 = GPIO_DIR_OUTPUT,
|
||||
.gpio21 = GPIO_DIR_INPUT,
|
||||
.gpio22 = GPIO_DIR_INPUT,
|
||||
.gpio24 = GPIO_DIR_OUTPUT,
|
||||
.gpio27 = GPIO_DIR_OUTPUT,
|
||||
.gpio28 = GPIO_DIR_OUTPUT,
|
||||
};
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||||
static const struct pch_gpio_set1 pch_gpio_set1_level = {
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||||
.gpio10 = GPIO_LEVEL_LOW,
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||||
.gpio11 = GPIO_LEVEL_HIGH,
|
||||
.gpio12 = GPIO_LEVEL_LOW,
|
||||
.gpio13 = GPIO_LEVEL_LOW,
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||||
.gpio18 = GPIO_LEVEL_LOW,
|
||||
.gpio20 = GPIO_LEVEL_LOW,
|
||||
.gpio24 = GPIO_LEVEL_LOW,
|
||||
.gpio27 = GPIO_LEVEL_LOW,
|
||||
.gpio28 = GPIO_LEVEL_LOW,
|
||||
};
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||||
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||||
static const struct pch_gpio_set1 pch_gpio_set1_invert = {
|
||||
.gpio1 = GPIO_INVERT,
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||||
.gpio7 = GPIO_INVERT,
|
||||
.gpio8 = GPIO_INVERT,
|
||||
};
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static const struct pch_gpio_set1 pch_gpio_set1_blink = {
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||||
};
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||||
static const struct pch_gpio_set2 pch_gpio_set2_mode = {
|
||||
.gpio33 = GPIO_MODE_GPIO,
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||||
.gpio34 = GPIO_MODE_GPIO,
|
||||
.gpio35 = GPIO_MODE_GPIO,
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||||
.gpio36 = GPIO_MODE_GPIO,
|
||||
.gpio37 = GPIO_MODE_GPIO,
|
||||
.gpio38 = GPIO_MODE_GPIO,
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||||
.gpio39 = GPIO_MODE_GPIO,
|
||||
.gpio48 = GPIO_MODE_GPIO,
|
||||
.gpio49 = GPIO_MODE_GPIO,
|
||||
.gpio56 = GPIO_MODE_GPIO,
|
||||
.gpio57 = GPIO_MODE_GPIO,
|
||||
.gpio60 = GPIO_MODE_GPIO,
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||||
};
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||||
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||||
static const struct pch_gpio_set2 pch_gpio_set2_direction = {
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||||
.gpio33 = GPIO_DIR_OUTPUT,
|
||||
.gpio34 = GPIO_DIR_OUTPUT,
|
||||
.gpio35 = GPIO_DIR_OUTPUT,
|
||||
.gpio36 = GPIO_DIR_INPUT,
|
||||
.gpio37 = GPIO_DIR_INPUT,
|
||||
.gpio38 = GPIO_DIR_OUTPUT,
|
||||
.gpio39 = GPIO_DIR_INPUT,
|
||||
.gpio48 = GPIO_DIR_INPUT,
|
||||
.gpio49 = GPIO_DIR_OUTPUT,
|
||||
.gpio56 = GPIO_DIR_OUTPUT,
|
||||
.gpio57 = GPIO_DIR_INPUT,
|
||||
.gpio60 = GPIO_DIR_OUTPUT,
|
||||
};
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||||
|
||||
static const struct pch_gpio_set2 pch_gpio_set2_level = {
|
||||
.gpio33 = GPIO_LEVEL_HIGH,
|
||||
.gpio34 = GPIO_LEVEL_LOW,
|
||||
.gpio35 = GPIO_LEVEL_LOW,
|
||||
.gpio38 = GPIO_LEVEL_HIGH,
|
||||
.gpio49 = GPIO_LEVEL_HIGH,
|
||||
.gpio56 = GPIO_LEVEL_LOW,
|
||||
.gpio60 = GPIO_LEVEL_HIGH,
|
||||
};
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||||
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const struct pch_gpio_map mainboard_gpio_map = {
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||||
.set1 = {
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||||
.mode = &pch_gpio_set1_mode,
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||||
.direction = &pch_gpio_set1_direction,
|
||||
.level = &pch_gpio_set1_level,
|
||||
.blink = &pch_gpio_set1_blink,
|
||||
.invert = &pch_gpio_set1_invert,
|
||||
},
|
||||
.set2 = {
|
||||
.mode = &pch_gpio_set2_mode,
|
||||
.direction = &pch_gpio_set2_direction,
|
||||
.level = &pch_gpio_set2_level,
|
||||
},
|
||||
};
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@ -27,6 +27,7 @@
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#include <cbmem.h>
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#include <romstage_handoff.h>
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#include <console/console.h>
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#include <southbridge/intel/common/gpio.h>
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#include <southbridge/intel/i82801ix/i82801ix.h>
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#include <northbridge/intel/gm45/gm45.h>
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#include <superio/smsc/lpc47n227/lpc47n227.h>
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@ -34,32 +35,6 @@
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#define LPC_DEV PCI_DEV(0, 0x1f, 0)
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#define SERIAL_DEV PNP_DEV(0x2e, LPC47N227_SP1)
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static void default_southbridge_gpio_setup(void)
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{
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/* Enable GPIOs [31:0]. */
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outl(0x197e7dfe, DEFAULT_GPIOBASE + 0x00);
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||||
/* Set input/output mode [31:0] (0 == out, 1 == in). */
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||||
outl(0xe0ea43fe, DEFAULT_GPIOBASE + 0x04);
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||||
/* Set gpio levels [31:0]. orig: 0x01140800 (~SATA0, ~SATA1, GSM, BT,
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||||
WLAN, ~ANTMUX, ~GPIO12,
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||||
~SUSPWR, SMBALERT) */
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||||
outl(0x00000800, DEFAULT_GPIOBASE + 0x0c);
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||||
/* Disable blink [31:0]. */
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||||
outl(0x00000000, DEFAULT_GPIOBASE + 0x18);
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||||
/* Set input inversion [31:0]. */
|
||||
outl(0x00000182, DEFAULT_GPIOBASE + 0x2c);
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||||
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||||
/* Enable GPIOs [60:32]. */
|
||||
outl(0x130300fe, DEFAULT_GPIOBASE + 0x30);
|
||||
/* Set input/output mode [60:32] (0 == out, 1 == in). */
|
||||
outl(0x0e55ffb0, DEFAULT_GPIOBASE + 0x34);
|
||||
/* Set gpio levels [60:32]. orig: 0x10020046 (LNKALERT, ~ATAIO,
|
||||
DMITERM, TXT, ~CLKSATA,
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||||
GPS, AUDIO) */
|
||||
outl(0x10020042, DEFAULT_GPIOBASE + 0x38);
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||||
}
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static void early_lpc_setup(void)
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{
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/* Set up SuperIO LPC forwards */
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@ -142,7 +117,7 @@ void mainboard_romstage_entry(unsigned long bist)
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gm45_early_reset();
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}
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||||
default_southbridge_gpio_setup();
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setup_pch_gpios(&mainboard_gpio_map);
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||||
/* ASPM related setting, set early by original BIOS. */
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DMIBAR16(0x204) &= ~(3 << 10);
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