mb/gigabyte: Add GA-D510UD
Booted fine on the first try. Most things work properly, but I haven't tested them thoroughly. Native raminit chokes with a DIMM in the second slot, but the first slot works properly. Change-Id: I2126c7d31e0d8a8f80df69fdcdcd202b87f219a4 Signed-off-by: Angel Pons <th3fanbus@gmail.com> Reviewed-on: https://review.coreboot.org/c/coreboot/+/40465 Tested-by: build bot (Jenkins) <no-reply@coreboot.org> Reviewed-by: Arthur Heymans <arthur@aheymans.xyz>
This commit is contained in:
Angel Pons
Patrick Georgi
parent
27545df163
commit
ebd4dfa53e
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@ -0,0 +1,27 @@
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## SPDX-License-Identifier: GPL-2.0-only
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if BOARD_GIGABYTE_GA_D510UD
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config BOARD_SPECIFIC_OPTIONS
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def_bool y
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select BOARD_ROMSIZE_KB_512
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select CPU_INTEL_SOCKET_FCBGA559
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select HAVE_ACPI_RESUME
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select HAVE_ACPI_TABLES
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select HAVE_CMOS_DEFAULT
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||||||
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select HAVE_OPTION_TABLE
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select INTEL_GMA_HAVE_VBT
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||||||
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select NORTHBRIDGE_INTEL_PINEVIEW
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select REALTEK_8168_RESET
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select SOUTHBRIDGE_INTEL_I82801GX
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select SUPERIO_ITE_IT8720F
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config MAINBOARD_DIR
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||||||
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string
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||||||
|
default "gigabyte/ga-d510ud"
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config MAINBOARD_PART_NUMBER
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|
string
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|
default "GA-D510UD"
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endif # BOARD_GIGABYTE_GA_D510UD
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@ -0,0 +1,2 @@
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|
config BOARD_GIGABYTE_GA_D510UD
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||||||
|
bool "GA-D510UD"
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||||||
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@ -0,0 +1,8 @@
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## SPDX-License-Identifier: GPL-2.0-only
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bootblock-y += early_init.c
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romstage-y += early_init.c
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romstage-y += gpio.c
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ramstage-y += cstates.c
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@ -0,0 +1,21 @@
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/* SPDX-License-Identifier: GPL-2.0-only */
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||||||
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||||||
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/* This is the IRQ routing for the 0:1e.0 PCI bridge of the NM10 */
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If (PICM) {
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Return (Package() {
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Package() { 0x0000ffff, 0, 0, 0x15},
|
||||||
|
Package() { 0x0000ffff, 1, 0, 0x16},
|
||||||
|
Package() { 0x0000ffff, 2, 0, 0x17},
|
||||||
|
Package() { 0x0000ffff, 3, 0, 0x14},
|
||||||
|
Package() { 0x0001ffff, 0, 0, 0x13},
|
||||||
|
})
|
||||||
|
} Else {
|
||||||
|
Return (Package() {
|
||||||
|
Package() { 0x0000ffff, 0, \_SB.PCI0.LPCB.LNKF, 0},
|
||||||
|
Package() { 0x0000ffff, 1, \_SB.PCI0.LPCB.LNKG, 0},
|
||||||
|
Package() { 0x0000ffff, 2, \_SB.PCI0.LPCB.LNKH, 0},
|
||||||
|
Package() { 0x0000ffff, 3, \_SB.PCI0.LPCB.LNKE, 0},
|
||||||
|
Package() { 0x0001ffff, 0, \_SB.PCI0.LPCB.LNKD, 0},
|
||||||
|
})
|
||||||
|
}
|
||||||
|
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@ -0,0 +1,17 @@
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/* SPDX-License-Identifier: GPL-2.0-only */
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||||||
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||||||
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#undef SUPERIO_DEV
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||||||
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#undef SUPERIO_PNP_BASE
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||||||
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#undef IT8720F_SHOW_SP1
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#undef IT8720F_SHOW_SP2
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||||||
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#undef IT8720F_SHOW_EC
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||||||
|
#undef IT8720F_SHOW_KBCK
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||||||
|
#undef IT8720F_SHOW_KBCM
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||||||
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#define SUPERIO_DEV SIO0
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||||||
|
#define SUPERIO_PNP_BASE 0x2e
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||||||
|
#define IT8720F_SHOW_SP1
|
||||||
|
#define IT8720F_SHOW_SP2
|
||||||
|
#define IT8720F_SHOW_EC
|
||||||
|
#define IT8720F_SHOW_KBCK
|
||||||
|
#define IT8720F_SHOW_KBCM
|
||||||
|
#include <superio/ite/it8720f/acpi/superio.asl>
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@ -0,0 +1,6 @@
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|
Category: mini
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Board URL: https://www.gigabyte.com/Motherboard/GA-D510UD-rev-10
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ROM package: SOIC-8
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ROM protocol: SPI
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ROM socketed: n
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Flashrom support: y
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@ -0,0 +1,5 @@
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boot_option=Fallback
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|
debug_level=Debug
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||||||
|
power_on_after_fail=Disable
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||||||
|
nmi=Enable
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||||||
|
gfx_uma_size=8M
|
||||||
|
|
@ -0,0 +1,67 @@
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||||||
|
## SPDX-License-Identifier: GPL-2.0-only
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||||||
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||||||
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# -----------------------------------------------------------------
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|
entries
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# -----------------------------------------------------------------
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|
0 120 r 0 reserved_memory
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# -----------------------------------------------------------------
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||||||
|
# RTC_BOOT_BYTE (coreboot hardcoded)
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384 1 e 4 boot_option
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|
388 4 h 0 reboot_counter
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# -----------------------------------------------------------------
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|
# coreboot config options: console
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||||||
|
395 4 e 6 debug_level
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# coreboot config options: southbridge
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|
408 1 e 1 nmi
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|
409 2 e 7 power_on_after_fail
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|
# coreboot config options: bootloader
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|
416 512 s 0 boot_devices
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# coreboot config options: cpu
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# coreboot config options: northbridge
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|
952 3 e 11 gfx_uma_size
|
||||||
|
|
||||||
|
# coreboot config options: check sums
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|
984 16 h 0 check_sum
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# -----------------------------------------------------------------
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enumerations
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#ID value text
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1 0 Disable
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1 1 Enable
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|
2 0 Enable
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|
2 1 Disable
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||||||
|
4 0 Fallback
|
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|
4 1 Normal
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|
6 0 Emergency
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|
6 1 Alert
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|
6 2 Critical
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|
6 3 Error
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6 4 Warning
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|
6 5 Notice
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|
6 6 Info
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6 7 Debug
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6 8 Spew
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|
7 0 Disable
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||||||
|
7 1 Enable
|
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|
7 2 Keep
|
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|
11 0 8M
|
||||||
|
11 1 16M
|
||||||
|
11 2 32M
|
||||||
|
11 3 48M
|
||||||
|
11 4 64M
|
||||||
|
11 5 128M
|
||||||
|
11 6 256M
|
||||||
|
|
||||||
|
# -----------------------------------------------------------------
|
||||||
|
checksums
|
||||||
|
|
||||||
|
checksum 392 983 984
|
||||||
|
|
@ -0,0 +1,8 @@
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||||||
|
/* SPDX-License-Identifier: GPL-2.0-only */
|
||||||
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|
||||||
|
#include <acpi/acpigen.h>
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||||||
|
|
||||||
|
int get_cst_entries(acpi_cstate_t **entries)
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||||||
|
{
|
||||||
|
return 0;
|
||||||
|
}
|
||||||
Binary file not shown.
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|
@ -0,0 +1,80 @@
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||||||
|
## SPDX-License-Identifier: GPL-2.0-only
|
||||||
|
|
||||||
|
chip northbridge/intel/pineview
|
||||||
|
register "use_crt" = "1"
|
||||||
|
|
||||||
|
device cpu_cluster 0 on
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||||||
|
chip cpu/intel/socket_FCBGA559
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||||||
|
device lapic 0 on end
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||||||
|
end
|
||||||
|
end
|
||||||
|
device domain 0 on
|
||||||
|
subsystemid 0x105b 0x0d55 inherit
|
||||||
|
device pci 0.0 on end # Host Bridge
|
||||||
|
device pci 2.0 on end # iGPU
|
||||||
|
device pci 2.1 off end # iGPU 2
|
||||||
|
|
||||||
|
chip southbridge/intel/i82801gx
|
||||||
|
register "pirqa_routing" = "0x0b"
|
||||||
|
register "pirqb_routing" = "0x0b"
|
||||||
|
register "pirqc_routing" = "0x0b"
|
||||||
|
register "pirqd_routing" = "0x0b"
|
||||||
|
register "pirqe_routing" = "0x0b"
|
||||||
|
register "pirqf_routing" = "0x0b"
|
||||||
|
register "pirqg_routing" = "0x0b"
|
||||||
|
register "pirqh_routing" = "0x0b"
|
||||||
|
|
||||||
|
register "sata_ports_implemented" = "0x3"
|
||||||
|
register "gpe0_en" = "0x441"
|
||||||
|
|
||||||
|
register "gen1_dec" = "0x00040291" # Environment Controller
|
||||||
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||||||
|
device pci 1b.0 on end # HD Audio
|
||||||
|
device pci 1c.0 on end # PCIe 1: Realtek GbE NIC
|
||||||
|
device pci 1c.1 on end # PCIe 2: JMB363 SATA/IDE
|
||||||
|
device pci 1c.2 off end # PCIe 3
|
||||||
|
device pci 1c.3 off end # PCIe 4
|
||||||
|
device pci 1d.0 on end # UHCI
|
||||||
|
device pci 1d.1 on end # UHCI
|
||||||
|
device pci 1d.2 on end # UHCI
|
||||||
|
device pci 1d.3 on end # UHCI
|
||||||
|
device pci 1d.7 on end # EHCI
|
||||||
|
device pci 1e.0 on end # PCI bridge
|
||||||
|
device pci 1f.0 on # LPC bridge
|
||||||
|
chip superio/ite/it8720f
|
||||||
|
device pnp 2e.0 off end # Floppy
|
||||||
|
device pnp 2e.1 on # COM1
|
||||||
|
io 0x60 = 0x3f8
|
||||||
|
irq 0x70 = 4
|
||||||
|
end
|
||||||
|
device pnp 2e.2 on # COM2
|
||||||
|
io 0x60 = 0x2f8
|
||||||
|
irq 0x70 = 3
|
||||||
|
end
|
||||||
|
device pnp 2e.3 on # PP
|
||||||
|
io 0x60 = 0x378
|
||||||
|
io 0x62 = 0
|
||||||
|
irq 0x70 = 7
|
||||||
|
end
|
||||||
|
device pnp 2e.4 on # EC
|
||||||
|
io 0x60 = 0x0290
|
||||||
|
io 0x62 = 0
|
||||||
|
irq 0x70 = 0
|
||||||
|
end
|
||||||
|
device pnp 2e.5 on # PS/2 keyboard
|
||||||
|
io 0x60 = 0x60
|
||||||
|
io 0x62 = 0x64
|
||||||
|
irq 0x70 = 1
|
||||||
|
end
|
||||||
|
device pnp 2e.6 on # PS/2 mouse
|
||||||
|
irq 0x70 = 12
|
||||||
|
end
|
||||||
|
device pnp 2e.7 off end # GPIO
|
||||||
|
device pnp 2e.a off end # CIR
|
||||||
|
end
|
||||||
|
end
|
||||||
|
device pci 1f.2 on end # SATA
|
||||||
|
device pci 1f.3 on end # SMbus
|
||||||
|
end
|
||||||
|
end
|
||||||
|
end
|
||||||
|
|
@ -0,0 +1,28 @@
|
||||||
|
/* SPDX-License-Identifier: GPL-2.0-only */
|
||||||
|
|
||||||
|
#include <acpi/acpi.h>
|
||||||
|
|
||||||
|
DefinitionBlock(
|
||||||
|
"dsdt.aml",
|
||||||
|
"DSDT",
|
||||||
|
ACPI_DSDT_REV_2,
|
||||||
|
OEM_ID,
|
||||||
|
ACPI_TABLE_CREATOR,
|
||||||
|
0x20090419
|
||||||
|
)
|
||||||
|
{
|
||||||
|
#include <acpi/dsdt_top.asl>
|
||||||
|
|
||||||
|
#include <southbridge/intel/common/acpi/platform.asl>
|
||||||
|
#include <southbridge/intel/i82801gx/acpi/globalnvs.asl>
|
||||||
|
|
||||||
|
#include <cpu/intel/speedstep/acpi/cpu.asl>
|
||||||
|
|
||||||
|
Device (\_SB.PCI0)
|
||||||
|
{
|
||||||
|
#include <northbridge/intel/pineview/acpi/pineview.asl>
|
||||||
|
#include <southbridge/intel/i82801gx/acpi/ich7.asl>
|
||||||
|
}
|
||||||
|
|
||||||
|
#include <southbridge/intel/common/acpi/sleepstates.asl>
|
||||||
|
}
|
||||||
|
|
@ -0,0 +1,61 @@
|
||||||
|
/* SPDX-License-Identifier: GPL-2.0-only */
|
||||||
|
|
||||||
|
#include <bootblock_common.h>
|
||||||
|
#include <console/console.h>
|
||||||
|
#include <device/pnp_ops.h>
|
||||||
|
#include <northbridge/intel/pineview/pineview.h>
|
||||||
|
#include <southbridge/intel/i82801gx/i82801gx.h>
|
||||||
|
#include <superio/ite/common/ite.h>
|
||||||
|
#include <superio/ite/it8720f/it8720f.h>
|
||||||
|
|
||||||
|
#define SERIAL_DEV PNP_DEV(0x2e, IT8720F_SP1)
|
||||||
|
#define GPIO_DEV PNP_DEV(0x2e, IT8720F_GPIO)
|
||||||
|
#define EC_DEV PNP_DEV(0x2e, IT8720F_EC)
|
||||||
|
|
||||||
|
void bootblock_mainboard_early_init(void)
|
||||||
|
{
|
||||||
|
/* Set default GPIOs on superio */
|
||||||
|
pnp_enter_conf_state(GPIO_DEV);
|
||||||
|
|
||||||
|
pnp_set_logical_device(GPIO_DEV);
|
||||||
|
pnp_write_config(GPIO_DEV, 0x25, 0x00);
|
||||||
|
pnp_write_config(GPIO_DEV, 0x26, 0x0c);
|
||||||
|
pnp_write_config(GPIO_DEV, 0x28, 0x41);
|
||||||
|
pnp_write_config(GPIO_DEV, 0x2c, 0x01);
|
||||||
|
pnp_write_config(GPIO_DEV, 0x62, 0x08);
|
||||||
|
pnp_write_config(GPIO_DEV, 0x72, 0x00);
|
||||||
|
pnp_write_config(GPIO_DEV, 0xb8, 0x00);
|
||||||
|
pnp_write_config(GPIO_DEV, 0xc0, 0x00);
|
||||||
|
pnp_write_config(GPIO_DEV, 0xc1, 0x0c);
|
||||||
|
pnp_write_config(GPIO_DEV, 0xc3, 0x41);
|
||||||
|
pnp_write_config(GPIO_DEV, 0xc8, 0x00);
|
||||||
|
pnp_write_config(GPIO_DEV, 0xcb, 0x00);
|
||||||
|
pnp_write_config(GPIO_DEV, 0xe9, 0x01);
|
||||||
|
pnp_write_config(GPIO_DEV, 0xfc, 0xa4);
|
||||||
|
|
||||||
|
pnp_exit_conf_state(GPIO_DEV);
|
||||||
|
|
||||||
|
ite_enable_serial(SERIAL_DEV, CONFIG_TTYS0_BASE);
|
||||||
|
|
||||||
|
pnp_enter_conf_state(GPIO_DEV);
|
||||||
|
pnp_set_logical_device(GPIO_DEV);
|
||||||
|
|
||||||
|
printk(BIOS_DEBUG, "ITE register 0xef: 0x%02x ", pnp_read_config(GPIO_DEV, 0xef));
|
||||||
|
|
||||||
|
/* Disable SIO reboot */
|
||||||
|
pnp_write_config(GPIO_DEV, 0xef, 0x7e);
|
||||||
|
|
||||||
|
printk(BIOS_DEBUG, "=> 0x%02x\n", pnp_read_config(GPIO_DEV, 0xef));
|
||||||
|
|
||||||
|
pnp_set_logical_device(EC_DEV);
|
||||||
|
pnp_write_config(EC_DEV, 0x70, 0x00); /* Don't use IRQ9 */
|
||||||
|
pnp_write_config(EC_DEV, 0x30, 0x01); /* Enable */
|
||||||
|
|
||||||
|
pnp_exit_conf_state(GPIO_DEV);
|
||||||
|
}
|
||||||
|
|
||||||
|
void get_mb_spd_addrmap(u8 *spd_addrmap)
|
||||||
|
{
|
||||||
|
spd_addrmap[0] = 0x50;
|
||||||
|
spd_addrmap[1] = 0x51;
|
||||||
|
}
|
||||||
|
|
@ -0,0 +1,113 @@
|
||||||
|
/* SPDX-License-Identifier: GPL-2.0-only */
|
||||||
|
|
||||||
|
#include <southbridge/intel/common/gpio.h>
|
||||||
|
|
||||||
|
static const struct pch_gpio_set1 pch_gpio_set1_mode = {
|
||||||
|
.gpio0 = GPIO_MODE_NATIVE,
|
||||||
|
.gpio1 = GPIO_MODE_NATIVE,
|
||||||
|
.gpio2 = GPIO_MODE_NATIVE,
|
||||||
|
.gpio3 = GPIO_MODE_NATIVE,
|
||||||
|
.gpio4 = GPIO_MODE_NATIVE,
|
||||||
|
.gpio5 = GPIO_MODE_NATIVE,
|
||||||
|
.gpio6 = GPIO_MODE_GPIO,
|
||||||
|
.gpio7 = GPIO_MODE_GPIO,
|
||||||
|
.gpio8 = GPIO_MODE_GPIO,
|
||||||
|
.gpio9 = GPIO_MODE_GPIO,
|
||||||
|
.gpio10 = GPIO_MODE_GPIO,
|
||||||
|
.gpio11 = GPIO_MODE_GPIO,
|
||||||
|
.gpio12 = GPIO_MODE_GPIO,
|
||||||
|
.gpio13 = GPIO_MODE_GPIO,
|
||||||
|
.gpio14 = GPIO_MODE_GPIO,
|
||||||
|
.gpio15 = GPIO_MODE_GPIO,
|
||||||
|
.gpio16 = GPIO_MODE_NATIVE,
|
||||||
|
.gpio17 = GPIO_MODE_NATIVE,
|
||||||
|
.gpio18 = GPIO_MODE_NATIVE,
|
||||||
|
.gpio19 = GPIO_MODE_NATIVE,
|
||||||
|
.gpio20 = GPIO_MODE_GPIO,
|
||||||
|
.gpio21 = GPIO_MODE_NATIVE,
|
||||||
|
.gpio22 = GPIO_MODE_NATIVE,
|
||||||
|
.gpio23 = GPIO_MODE_NATIVE,
|
||||||
|
.gpio24 = GPIO_MODE_GPIO,
|
||||||
|
.gpio25 = GPIO_MODE_GPIO,
|
||||||
|
.gpio26 = GPIO_MODE_GPIO,
|
||||||
|
.gpio27 = GPIO_MODE_GPIO,
|
||||||
|
.gpio28 = GPIO_MODE_GPIO,
|
||||||
|
.gpio29 = GPIO_MODE_NATIVE,
|
||||||
|
.gpio30 = GPIO_MODE_NATIVE,
|
||||||
|
.gpio31 = GPIO_MODE_NATIVE,
|
||||||
|
};
|
||||||
|
|
||||||
|
static const struct pch_gpio_set1 pch_gpio_set1_direction = {
|
||||||
|
.gpio6 = GPIO_DIR_INPUT,
|
||||||
|
.gpio7 = GPIO_DIR_INPUT,
|
||||||
|
.gpio8 = GPIO_DIR_INPUT,
|
||||||
|
.gpio9 = GPIO_DIR_INPUT,
|
||||||
|
.gpio10 = GPIO_DIR_INPUT,
|
||||||
|
.gpio11 = GPIO_DIR_INPUT,
|
||||||
|
.gpio12 = GPIO_DIR_INPUT,
|
||||||
|
.gpio13 = GPIO_DIR_INPUT,
|
||||||
|
.gpio14 = GPIO_DIR_INPUT,
|
||||||
|
.gpio15 = GPIO_DIR_INPUT,
|
||||||
|
.gpio20 = GPIO_DIR_OUTPUT,
|
||||||
|
.gpio24 = GPIO_DIR_OUTPUT,
|
||||||
|
.gpio25 = GPIO_DIR_INPUT,
|
||||||
|
.gpio26 = GPIO_DIR_OUTPUT,
|
||||||
|
.gpio27 = GPIO_DIR_OUTPUT,
|
||||||
|
.gpio28 = GPIO_DIR_OUTPUT,
|
||||||
|
};
|
||||||
|
|
||||||
|
static const struct pch_gpio_set1 pch_gpio_set1_level = {
|
||||||
|
.gpio20 = GPIO_LEVEL_HIGH,
|
||||||
|
.gpio24 = GPIO_LEVEL_LOW,
|
||||||
|
.gpio26 = GPIO_LEVEL_LOW,
|
||||||
|
.gpio27 = GPIO_LEVEL_LOW,
|
||||||
|
.gpio28 = GPIO_LEVEL_LOW,
|
||||||
|
};
|
||||||
|
|
||||||
|
static const struct pch_gpio_set1 pch_gpio_set1_invert = {
|
||||||
|
.gpio6 = GPIO_INVERT,
|
||||||
|
.gpio7 = GPIO_INVERT,
|
||||||
|
.gpio8 = GPIO_INVERT,
|
||||||
|
.gpio11 = GPIO_INVERT,
|
||||||
|
.gpio12 = GPIO_INVERT,
|
||||||
|
.gpio13 = GPIO_INVERT,
|
||||||
|
};
|
||||||
|
|
||||||
|
static const struct pch_gpio_set2 pch_gpio_set2_mode = {
|
||||||
|
.gpio32 = GPIO_MODE_NATIVE,
|
||||||
|
.gpio33 = GPIO_MODE_GPIO,
|
||||||
|
.gpio34 = GPIO_MODE_GPIO,
|
||||||
|
.gpio35 = GPIO_MODE_NATIVE,
|
||||||
|
.gpio36 = GPIO_MODE_NATIVE,
|
||||||
|
.gpio37 = GPIO_MODE_NATIVE,
|
||||||
|
.gpio38 = GPIO_MODE_GPIO,
|
||||||
|
.gpio39 = GPIO_MODE_GPIO,
|
||||||
|
};
|
||||||
|
|
||||||
|
static const struct pch_gpio_set2 pch_gpio_set2_direction = {
|
||||||
|
.gpio33 = GPIO_DIR_OUTPUT,
|
||||||
|
.gpio34 = GPIO_DIR_OUTPUT,
|
||||||
|
.gpio38 = GPIO_DIR_INPUT,
|
||||||
|
.gpio39 = GPIO_DIR_INPUT,
|
||||||
|
};
|
||||||
|
|
||||||
|
static const struct pch_gpio_set2 pch_gpio_set2_level = {
|
||||||
|
.gpio33 = GPIO_LEVEL_HIGH,
|
||||||
|
.gpio34 = GPIO_LEVEL_LOW,
|
||||||
|
.gpio38 = GPIO_LEVEL_HIGH,
|
||||||
|
.gpio39 = GPIO_LEVEL_HIGH,
|
||||||
|
};
|
||||||
|
|
||||||
|
const struct pch_gpio_map mainboard_gpio_map = {
|
||||||
|
.set1 = {
|
||||||
|
.mode = &pch_gpio_set1_mode,
|
||||||
|
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|
||||||
|
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|
||||||
|
.invert = &pch_gpio_set1_invert,
|
||||||
|
},
|
||||||
|
.set2 = {
|
||||||
|
.mode = &pch_gpio_set2_mode,
|
||||||
|
.direction = &pch_gpio_set2_direction,
|
||||||
|
.level = &pch_gpio_set2_level,
|
||||||
|
},
|
||||||
|
};
|
||||||
|
|
@ -0,0 +1,26 @@
|
||||||
|
/* SPDX-License-Identifier: GPL-2.0-only */
|
||||||
|
|
||||||
|
#include <device/azalia_device.h>
|
||||||
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const u32 cim_verb_data[] = {
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/* coreboot specific header */
|
||||||
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0x10ec0662,
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0x105b0d55, /* Subsystem ID */
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10, /* Number of entries */
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/* Pin Widget Verb Table */
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AZALIA_PIN_CFG(0, 0x14, 0x01014c10),
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|
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AZALIA_PIN_CFG(0, 0x19, 0x02a19c31),
|
||||||
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AZALIA_PIN_CFG(0, 0x1a, 0x0181343f),
|
||||||
|
AZALIA_PIN_CFG(0, 0x1b, 0x02214c1f),
|
||||||
|
AZALIA_PIN_CFG(0, 0x1c, 0x411111f0),
|
||||||
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AZALIA_PIN_CFG(0, 0x1d, 0x4005c603),
|
||||||
|
AZALIA_PIN_CFG(0, 0x1e, 0x99430120),
|
||||||
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};
|
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|
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|
const u32 pc_beep_verbs[] = {};
|
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|
AZALIA_ARRAY_SIZES;
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