Revision: linuxbios@linuxbios.org--devel/freebios--devel--2.0--patch-23
Creator: Ronald G. Minnich <rminnich@lanl.gov> add in stepan's raminit code for the sc520 git-svn-id: svn://svn.coreboot.org/coreboot/trunk@1939 2b7e53f0-3cfb-0310-b3e9-8179ed1497e1
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4a39e0b67c
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0b78ea7a28
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@ -1 +1,220 @@
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/*
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*
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*
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*/
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#define DRCCTL *(char*)0x0fffef010 // DRAM control register
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#define DRCTMCTL *(char*)0x0fffef012 // DRAM timing control register
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#define DRCCFG *(char*)0x0fffef014 // DRAM bank configuration register
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#define DRCBENDADR *(char*)0x0fffef018 // DRAM bank ending address register
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#define ECCCTL *(char*)0x0fffef020 // DRAM ECC control register
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#define DBCTL *(char*)0x0fffef040 // DRAM buffer control register
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#define CACHELINESZ 0x00000010 // size of our cache line (read buffer)
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#define COL11_ADR *(unsigned int *)0x0e001e00 // 11 col addrs
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#define COL10_ADR *(unsigned int *)0x0e000e00 // 10 col addrs
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#define COL09_ADR *(unsigned int *)0x0e000600 // 9 col addrs
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#define COL08_ADR *(unsigned int *)0x0e000200 // 8 col addrs
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#define ROW14_ADR *(unsigned int *)0x0f000000 // 14 row addrs
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#define ROW13_ADR *(unsigned int *)0x07000000 // 13 row addrs
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#define ROW12_ADR *(unsigned int *)0x03000000 // 12 row addrs
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#define ROW11_ADR *(unsigned int *)0x01000000 // 11 row addrs/also bank switch
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#define ROW10_ADR *(unsigned int *)0x00000000 // 10 row addrs/also bank switch
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#define COL11_DATA 0x0b0b0b0b // 11 col addrs
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#define COL10_DATA 0x0a0a0a0a // 10 col data
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#define COL09_DATA 0x09090909 // 9 col data
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#define COL08_DATA 0x08080808 // 8 col data
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#define ROW14_DATA 0x3f3f3f3f // 14 row data (MASK)
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#define ROW13_DATA 0x1f1f1f1f // 13 row data (MASK)
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#define ROW12_DATA 0x0f0f0f0f // 12 row data (MASK)
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#define ROW11_DATA 0x07070707 // 11 row data/also bank switch (MASK)
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#define ROW10_DATA 0xaaaaaaaa // 10 row data/also bank switch (MASK)
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#define dummy_write() *(short *)CACHELINESZ=0x1010
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int nextbank(int bank)
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{
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int rows,banks;
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start:
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/* write col 11 wrap adr */
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COL11_ADR=COL11_DATA;
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if(COL11_ADR!=COL11_DATA)
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||||||
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goto bad_ram;
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/* write col 10 wrap adr */
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||||||
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COL10_ADR=COL10_DATA;
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||||||
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if(COL10_ADR!=COL10_DATA)
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||||||
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goto bad_ram;
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||||||
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||||||
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/* write col 9 wrap adr */
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COL9_ADR=COL9_DATA;
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if(COL9_ADR!=COL9_DATA)
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||||||
|
goto bad_ram;
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||||||
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||||||
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/* write col 8 wrap adr */
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COL8_ADR=COL8_DATA;
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||||||
|
if(COL8_ADR!=COL8_DATA)
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||||||
|
goto bad_ram;
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||||||
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||||||
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/* write row 14 wrap adr */
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||||||
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ROW14_ADR=ROW14_DATA;
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||||||
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if(ROW14_ADR!=ROW14_DATA)
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||||||
|
goto bad_ram;
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||||||
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||||||
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/* write row 13 wrap adr */
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||||||
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ROW13_ADR=ROW13_DATA;
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||||||
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if(ROW13_ADR!=ROW13_DATA)
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||||||
|
goto bad_ram;
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||||||
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||||||
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/* write row 12 wrap adr */
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||||||
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ROW12_ADR=ROW12_DATA;
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||||||
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if(ROW12_ADR!=ROW12_DATA)
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||||||
|
goto bad_ram;
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||||||
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||||||
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/* write row 11 wrap adr */
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||||||
|
ROW11_ADR=ROW11_DATA;
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||||||
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if(ROW11_ADR!=ROW11_DATA)
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||||||
|
goto bad_ram;
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||||||
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||||||
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/* write row 10 wrap adr */
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||||||
|
ROW10_ADR=ROW10_DATA;
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||||||
|
if(ROW10_ADR!=ROW10_DATA)
|
||||||
|
goto bad_ram;
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||||||
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/*
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* read data @ row 12 wrap adr to determine # banks,
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* and read data @ row 14 wrap adr to determine # rows.
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||||||
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* if data @ row 12 wrap adr is not AA, 11 or 12 we have bad RAM.
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||||||
|
* if data @ row 12 wrap == AA, we only have 2 banks, NOT 4
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||||||
|
* if data @ row 12 wrap == 11 or 12, we have 4 banks
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*/
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banks=2;
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if (ROW12_ADDR != ROW10_DATA) {
|
||||||
|
banks=4;
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||||||
|
if(ROW12_ADDR != ROW11_DATA) {
|
||||||
|
if(ROW12_ADDR != ROW12_DATA)
|
||||||
|
goto bad_ram;
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||||||
|
}
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||||||
|
}
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||||||
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||||||
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/* validate row mask */
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i=ROW14_ADDR;
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if (i<ROW11_DATA)
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||||||
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goto bad_ram;
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||||||
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if (i>ROW14_DATA)
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||||||
|
goto bad_ram;
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||||||
|
/* verify all 4 bytes of dword same */
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||||||
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if(i&0xffff!=(i>>16)&0xffff)
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||||||
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goto bad_ram;
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||||||
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if(i&0xff!=(i>>8)&0xff)
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||||||
|
goto bad_ram;
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/* validate column data */
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i=COL11_ADDR;
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if(i<COL8_DATA)
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||||||
|
goto bad_ram;
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||||||
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if (i>COL11_DATA)
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||||||
|
goto bad_ram;
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||||||
|
/* verify all 4 bytes of dword same */
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||||||
|
if(i&0xffff!=(i>>16)&0xffff)
|
||||||
|
goto bad_ram;
|
||||||
|
if(i&0xff!=(i>>8)&0xff)
|
||||||
|
goto bad_ram;
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if(banks==4)
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i+=8; /* <-- i holds merged value */
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/* fix ending addr mask*/
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/*FIXME*/
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ending_adr=0xff;
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bad_reint:
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/* issue all banks recharge */
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DRCCTL=0x02;
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dummy_write();
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/* update ending address register */
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||||||
|
*(DRCBENDADR+xxxx)=ending_adr;
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/* update config register */
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|
DRCCFG=DRCCFG&YYY|ZZZZ;
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||||||
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if(bank!=0) {
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||||||
|
bank--;
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|
*(&DRCBENDADR+XXYYXX)=0xff;
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||||||
|
goto start;
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|
}
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/* set control register to NORMAL mode */
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DRCCTL=0x00;
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dummy_write();
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|
return bank;
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bad_ram:
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printk_error("bad ram!\r\n");
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}
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/* cache is assumed to be disabled */
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int sizemem(void)
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{
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int i;
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/* initialize dram controller registers */
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DBCTL=0; /* disable write buffer/read-ahead buffer */
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ECCCTL=0; /* disable ECC */
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DRCTMCTL=0x1e; /* Set SDRAM timing for slowest speed. */
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/* setup loop to do 4 external banks starting with bank 3 */
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/* enable last bank and setup ending address
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* register for max ram in last bank
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*/
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DRCBENDADR=0x0ff000000;
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/* setup dram register for all banks
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|
* with max cols and max banks
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*/
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DRCCFG=0xbbbb;
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/* issue a NOP to all DRAMs */
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/* Asetup DRAM control register with Disable refresh,
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|
* disable write buffer Test Mode and NOP command select
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*/
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|
DRCCTL=0x01;
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||||||
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/* dummy write for NOP to take effect */
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|
dummy_write();
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/* 100? 200? */
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udelay(100);
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/* issue all banks precharge */
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|
DRCCTL=0x02;
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||||||
|
dummy_write();
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||||||
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/* issue 2 auto refreshes to all banks */
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||||||
|
DRCCTL=0x04;
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||||||
|
dummy_write();
|
||||||
|
dummy_write();
|
||||||
|
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||||||
|
/* issue LOAD MODE REGISTER command */
|
||||||
|
DRCCTL=0x03;
|
||||||
|
dummy_write();
|
||||||
|
|
||||||
|
DRCCTL=0x04;
|
||||||
|
for (i=0; i<8; i++) /* refresh 8 times */
|
||||||
|
dummy_write();
|
||||||
|
|
||||||
|
/* set control register to NORMAL mode */
|
||||||
|
DRCCTL=0x00;
|
||||||
|
|
||||||
|
nextbank(3);
|
||||||
|
|
||||||
|
}
|
||||||
|
|
|
||||||
|
|
@ -55,9 +55,11 @@ static void main(unsigned long bist)
|
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};
|
};
|
||||||
*/
|
*/
|
||||||
|
|
||||||
|
/*
|
||||||
if (bist == 0) {
|
if (bist == 0) {
|
||||||
early_mtrr_init();
|
early_mtrr_init();
|
||||||
}
|
}
|
||||||
|
*/
|
||||||
|
|
||||||
uart_init();
|
uart_init();
|
||||||
console_init();
|
console_init();
|
||||||
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